КУРСОВАЯ РАБОТА Кафедра интегральной электроники и микросистем (ИЭМС) Компьютерное моделирование интегральных приборов Выполнили :

ТЕХНИЧЕСКОЕ ЗАДАНИЕ: Рабочая частота: 50 МГц Время фронта:2.0 нс Нагрузочная емкость:1.5 пФ Логический базис:смешанный Технологический базис:AMS-06 2 Умножитель 1-разрядных десятичных чисел с шифраторами 7-сегментного индикатора для ввода сомножителей

СТРУКТУРНАЯ СХЕМА УСТРОЙСТВА 3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19 t зд.эл, нсо ср, нсо фр, нс 1,141,060,30 0,350,560,50 0,220,390,37 0,250,520,37 0,240,370,49 0,830,350,31 4,231,671,57 5,061,661,60 инвертор буфер 2И-НЕ 3И-НЕ XOR шифратор умножитель устройство

20

21

22

23

24

25

Разработан умножитель 1-разрядных десятичных чисел с шифраторами 7-сегментного индикатора для ввода сомножителей Характеристики устройства соответствуют техническому заданию (f=50 МГц, t фр =1.66 нс, t ср =1,60 нс, t зд.сх =5,06 нс) Для обеспечения характеристик устройства при работе на нагрузочную емкость С н =1,5 пФ был разработан буферный элемент с размерами L=0.6 мкм, W n =36 мкм, W p =144 мкм) Для реализации одноразрядного сумматора разработан логический элемент XOR на проходных КМОП ключах, позволивший уменьшить топологию устройства Использовался матричный умножитель, позволяющий увеличить разрядность умножаемых чисел Площадь всего устройства составила S=0.458 мм 2, влиянием межсоединений на работу устройства можно пренебречь 26