ÐÇßáÕáõÃÛ³Ý Ï³½Ù³Ï»ñåáõÙ

Применение: Desktops: один пользователь Серверы: много пользователей, удаленные Суперкомпьютеры: высокая производительность Встроенные компьютеры (embedded systems) (автомобили, навигаторы, сотовые телефоны …)

Intel Processors Processor nameYearNumber of transistors Intel Intel Intel Pentium Pentium Pro Intel Pentium II Intel Pentium III Intel Pentium Intel Itanium Intel Itanium

Processor nameCoresYearNumber of transistors Intel Itanium (Montecito)Intel, HP Intel Core 2 Duo (Conroe)Intel TukwilaIntel,HP4(65nm) Open SPARC T1 Open SPARC T2 Sun Phenom X Phenom X AMD3 4(65nm) Core 2 Duo E8500 Intel2 (45nm) Core 2 Extreme QX9770 Intel42008 Xeon X7460Intel Processors

Intel Processors Processor Name Cores/ Threads Tech. process nm GHzL2,L1 Cache Size L3 Cache MB Power W Year Xeon X5560 4/8452,8/3, K L1 32K/32 K Core 2 Quad Q9650 4/4453,0 2 6M L1 32K/32 K Phenom4/4453, L1 64/64 6M

Intel Processors NehalemCores/ Threads Tech. Process nm GHz L2 Cache Size KB L3 Cache size MB Power W Year Core i7 Exstreme Edition 4/8453, , november Core i /8452, , november Core i /8452, , november L1 32K/32K. Difference from Core 2 Duo : hyper-threading, L3 Cache

Процессор Nehalem Nehalem HT Sandy BridgeSandy Bridge HT Ivy BridgeIvy Bridge HT «Базовая» модель Core i7- 875K Core i7-2600K Core i K Технология пр-ва 45 нм 32 нм 22 нм Частота ядра, ГГц 2,4 Кол-во ядер/потоков вычисления 4/4 4/84/44/84/44/8 Кэш L1, I/D, КБ 32/32 Кэш L2, КБ4×256 Кэш L3, МиБ Частота UnCore, ГГц 2,4

²ñï³¹ñáճϳÝáõÃÛ³Ý ·Ý³Ñ³ïáõÙ ²ñï³¹ñáճϳÝáõÃÛ³Ý ·Ý³Ñ³ïÙ³Ý ÑÇÙÝ³Ï³Ý Íñ³·ñ»ñÇ Ï³ï³ñÙ³Ý ã³ փ ³ÝÇßÝ` ³ñ³·áõÃÛáõÝÝ ¿, áñÁ ϳËí³Í ¿ ÏáÙåÇÉÛ³ïáñÇó, Ù»ù»ÝùÛùÏùÝ ÑñùÙùÝÝ»ñÇ Ñ³í³ù³ÍáõÇó, ¨ ë³ñù³íáñáõÙÝ»ñÇó: ÀݹѳÝáõñ ųٳݳÏÇ µ³Õ³¹ñÇãÝ»ñÇó ¿ åñáó»ëáñ³ÛÇÝ Å³Ù³Ý³ÏÁ(T): T=CPU clock cycles for a program Clock cycle ϳÙT = (N S)/R, áñï»Õ N – Çñ³Ï³Ýáõ٠ϳï³ñíáÕ Ù»ù»Ý³Û³Ï³Ý Ññ³Ù³ÝÝ»ñÇ ù³Ý³ÏÝ ¿, S – Ù»Ï Ññ³Ù³ÝÇ Ï³ï³ñÙ³Ý Ñ³Ù³ñ ³ÝÑñ³Å»ßï ï³Ïï»ñÇ ÙÇçÇÝ ù³Ý³ÏÝ ¿ R – ï³Ïï³ÛÇÝ Ñ³×³Ë³Ï³ÝáõÃÛáõÝÁ T –Ç ÷áùñ³óÙ³Ý (³ñï³¹ñáճϳÝáõÃÛ³Ý µ³ñÓñ³óÙ³Ý) ѳٳñ å»ïù ¿ ÷áùñ³óÝ»É N-Á ¨ S-Á ¨ ٻͳóÝ»É R-Á: N, S ¨ R ÙÇÙÛ³ÝóÇó ϳËí³Í »Ý: N-Á ϳËí³Í ¿ ÏáÙåÇÉÛ³ïáñÇó, S –Á ÷áùñ³ÝáõÙ ¿, »ñµ Ññ³Ù³ÝÁ ϳï³ñíáõÙ ¿ ùÇã ï³Ïï»ñÇ ÁÝóóùáõÙ, ϳ٠ÙÇ ù³ÝÇ Ññ³Ù³Ý ϳï³ñíáõÙ ¿ ½áõ·³Ñ»é: R –Ç µ³ñÓñ³óáõÙÁ Ïñ׳ïáõÙ ¿ ï³ÏïÇ Ï³ï³ñÙ³Ý Å³Ù³Ý³ÏÁ:

²ñï³¹ñáճϳÝáõÃÛ³Ý µ³ñÓñ³óÙ³Ý »Õ³Ý³ÏÝ»ñÁ T = Tprocessor + Tmemory 1. î»ËÝáÉá·Ç³ 2. ²ñ³·³·áñÍ ïñ³Ù³µ³Ý³Ï³Ý ë˻ٳݻñÇ Ï³éáõóáõÙ: 3.¶áñÍáÕáõÃÛáõÝÝ»ñÇ Ï³ï³ñÙ³Ý ³ñ³·³·áñÍ ³É·áñÇÃÙ»ñÇ û·ï³·áñÍáõÙ: 4. гßí³ñÏÝ»ñÇ ÏáÝí»Û»ñ³óáõÙ: 5. ÐÇßáÕáõÃÛ³Ý ³ñï³¹ñáճϳÝáõÃÛ³Ý µ³ñÓñ³óáõÙ: 6. ¼áõ·³Ñ»é³óáõÙ: ILP TLP SIMD –Ùß³ÏáõÙ(í»Ïïáñ³ÛÇÝ) 7. úåïÇÙ³óÝáÕ ÏáÙåÇÉÛ³ïáñÝ»ñ

Ðê-Ý»ñÇ ÑÇ»ñ³ñËÇÏ Ï³éáõóí³Íù ÐÇÙÝ³Ï³Ý (ûå»ñ³ïÇí) ÑÇßáÕáõÃÛáõÝ ²ñï³ùÇÝ ÑÇßáÕáõÃÛáõÝ (Ù³·ÝÇë³Ï³Ý ¹ÇëÏ»ñ) ²ñËÇí³ÛÇÝ ÑÇßáÕáõÃÛáõÝ Î³éáõóí³Íùáí í»ñ¨Çó Ý»ñù¨ ³í»É³ÝáõÙ ¿ ųٳݳÏÁ, ͳí³ÉÁ, ÇëÏ ÇçÝáõÙ ¿ Ù»Ï µÇÃÇ ³ñÅ»ùÁ: ÀÜè (GPRs) κÞ- ÑÇßáÕáõÃÛáõÝ

Ðê-Ý»ñÇ µÝáõó·ñÇãÝ»ñÁ 1.̳í³ÉÁ` µ³éÇ ã³ փ Á, µ³é»ñÇ ù³Ý³ÏÁ: 2.öá˳ÝóíáÕ ã³ փ ³µ³ÅÇÝÁ` µÉáÏÇ ã³ փ Á, µ³éÁ: 3.гë³Ý»ÉÇáõÃÛ³Ý Ù»Ãá¹` ѳçáñ¹³Ï³Ý, áõÕÇÕ, ϳٳ۳ϳÝ, ³ëáódzïÇ: 4.²ñï³¹ñáճϳÝáõÃÛáõÝ` ѳë³Ý»ÉÇáõÃÛ³Ý Å³Ù³Ý³Ï, óÇÏÉÇ Å³Ù³Ý³Ï, փ á˳ÝóÙ³Ý ³ñ³·áõÃÛáõÝ: 5. üǽÇÏ³Ï³Ý ï»ë³Ï` ÏÇë³Ñ³Õáñ¹ã³ÛÇÝ ÙÇÏñáëË»ÙÝ»ñ, Ù³·ÝÇë³Ï³Ý ÙÇç³í³Ûñ, ûåïÇÏ³Ï³Ý Ðê-Ý»ñ, Ù³·ÝÇë³ûåïÇϳϳÝ: 6. üǽÇÏ³Ï³Ý µÝáõó·ñÇãÝ»ñ` ¿Ý»ñ·áϳËÛ³É/ ¿Ý»ñ·á³ÝϳË, çÝçíáÕ/ ãçÝçíáÕ: 7. γ½Ù³Ï»ñåáõÙ: Ðê-Ý»ñÇ ¹³ë³Ï³ñ·áõÙ. ѳë³Ý»ÉÇáõÃÛ³Ý Ó և áí, ÇÝýáñÙ³ódzÛÇ å³Ñå³ÝÙ³Ý ýǽÇÏ³Ï³Ý ëϽµáõÝùáí, ï»Õ³Ï³ÛáõÃÛ³Ùµ (³ñï³ùÇÝ, Ý»ñùÇÝ):

ÐÇßáÕáõÃÛ³Ý ÑÇ»ñ³ñËÇ³Ý L1 DCache L1 ICache L2 Cache L3 Cache Main Memory Registers Disk (Swap) äñáó»ëáñÁ (CPU) ѳٳϳñ·Ç ÷áùñ Ù³ëÝ ¿, ÇëÏ Ï»ß- ÑÇßáÕáõÃÛ³Ý ÑÇ»ñ³ñËÇ³Ý ½µ³Õ»óÝáõÙ ¿ ½·³ÉÇ ß³ï ï»Õ:

ÐÇßáÕáõÃÛ³Ý ÑÇ»ñ³ñËÇ³Ý ÐÇ»ñ³ñËÇÏ Ù³Ï³ñ¹³ÏÝ»ñÁ ϳñáÕ »Ý ËÙµ³íáñí»É` Áëï ï»ë³ÏÇ é»·ÇëïñÝ»ñ, Ï»ß-ÑÇßáÕáõÃÛáõÝ, ÑÇßáÕáõÃÛáõÝ, ¹ÇëÏ (swap), ¹ÇëÏ (file system -ý³ÛɳÛÇÝ Ñ³Ù³Ï³ñ·) Áëï å³ÑÙ³Ý ýǽÇÏ³Ï³Ý ëϽµáõÝùÇ é»·ÇëïñÝ»ñ, Ï»ß` SRAM (µ³ñÓñ ³ñ³·³·áñÍ ë˻ٳݻñ) ûå»ñ³ïÇ ÑÇßáÕáõÃÛáõÝ` DRAM (µ³ñÓñ ËïáõÃÛ³Ý ï»ËÝáÉá·Ç³) ¹ÇëÏ` magnetic iron oxide (electrical/mechanical)

TypeCapacityTechnologyLatencyBandwith Registers<1 KBCustom memory with multiple ports, CMOS 1 ns150 GB/s L1 Cache<256 KBOn-chip CMOS SRAM 4 ns50 GB/s L2 Cache<16 MBOn-chip CMOS SRAM 10 ns25 GB/s L3 Cache8 MB, … 30 MB On-chip or off- chip CMOS SRAM 20 ns10 GB/s Memory<16 GBCMOS DRAM50ns4 GB/s Disk Storage< 3 ТBMagnetic disk2,5-16 ms MB/s Seagate Barracuda Momentus TBMagnetic disk3 – 12,5 ms

DDR RAM Частота шины Теоретическая способность GB/s 1-канальный режим Пропускная 2-канальный режим DDR M Hz6.412,8 DDR M Hz8,5317,07 DDR M Hz10,6721,33 DDR M Hz12,825,6 DDR M Hz14,9329,87

ÎÇë³Ñ³Õáñ¹ã³ÛÇÝ ÑÇßáÕáõÃÛáõÝ ÈÇÝáõÙ »Ý ѳëó»³Ï³Ý (Ï³Ù³Û³Ï³Ý Ñ³ë³Ý»ÉÇáõÃÛ³Ùµ), ѳçáñ¹³Ï³Ý ¨ ³ëáódzïÇí: гëó»³Ï³Ý Ðê-Ç (RAM) ϳéáõóí³ÍùÁ DC îíÛ³ÉÝ»ñÇ é»·Çëïñ m µÇà µ³éáõÙ 2 n µ³é

Read-Write Memory гëó»³Ï³Ý Ðê-Ý»ñ (RAM-»ñ) RAM-»ñÁ ÉÇÝáõÙ »Ý ëï³ïÇÏSRAM ¨ ¹ÇݳÙÇÏ DRAM: êï³ïÇÏ Ðê-Ý»ñÇ ÑÇßáÕ ï³ññ»ñÁ ïñÇ·»ñÝ»ñÝ »Ý: ¸ÇݳÙÇÏ Ðê-Ý»ñÇ ÑÇßáÕ ï³ññ»ñÁ áõݳÏáõÃÛáõÝÝ»ñÝ »Ý, áñáÝù ëï»ÕÍíáõÙ »Ý ØúΠϳéáõóí³ÍùÝ»ñÇ ï³ññ»ñáí: Î³Ý ÑÇßáÕ ï³ññ»ñÁ Ðê-Ý»ñÇ Ù³ïñÇóÝ»ñÇ Ù»ç ϳ½Ù³Ï»ñåÙ³Ý ÙÇ ù³ÝÇ Ù»Ãá¹Ý»ñ` ·Í³ÛÇÝ ÁÝïñ³Ýùáí(2D), »ñϳé³Ýóù³ÛÇÝ ÁÝïñ³Ýùáí (3D), ë»É»ÏïáñÝ»ñáí(2DM):

Îë³Ñ³Õáñ¹ã³ÛÇÝ ÑÇßáÕáõÃÛáõÝ. ѳë³Ý»ÉÇáõÃÛ³Ý Å³Ù³Ý³ÏÁ ϳËí³Í ã¿ ïíÛ³ÉÝ»ñÇ ï»Õ³Ï³ÛáõÙÇ: RAM: Read-Write memory and ROM (Read-Only memory). Read-write random access memory Memory buffer register m bits per word 2 n words Address register Read Write n bits Random Access Memory (RAM)

ÐÇßáÕ µçÇçÁ ïñÇ·»ñÝ ¿: RS ïñÇ·»ñÇ ÑÇÙ³Ý íñ³ SRAM µ³½³ÛÇÝ µçÇçÁ å³ïÏ»ñí³Í ¿ ÝϳñáõÙ: Select Input Write SRSR Out ¶Í³ÛÇÝ ÁÝïñ³Ýùáí SRAM-Ç µ³½³ÛÇÝ µçÇçÁ S I O W Static RAM

ÐÇßáÕáõÃÛáõÝÁ å³ñáõݳÏáõÙ ¿ ãáñë ѳï ãáñë µÇóÝÇ µ³é: ¶Í³ÛÇÝ ÁÝïñ³ÝùáíSRAM

Select 1 Input Write S T R Out Select 2 S2 S1 I O W ºñϳé³Ýóù³ÛÇÝ ÁÝïñ³Ýùáí µçÇçÇ Ï³éáõóí³ÍùÁ Static RAM (2)

ºñϳé³Ýóù³ÛÇÝ ÁÝïñ³Ýùáí Ðê-Ç Ï³éáõóí³ÍùÁ All O outputs from cells are connected to this point Read CS Memory cells matrix A 2 (n/2bits) Row deco- der (DC X ) Column decoder (DC Y ) A 1 (n/2bits) CS S1 S1 S1 S1 S1 S1 S1 S1 S1 S2 O I W Input Output Write

ê»É»Ïïáñ/¹»ÙáõÉïÇåÉ»ùëáñÝ»ñáí Ðê-Ç Ï³éáõóí³ÍùÁ

¶Í³ÛÇÝ ÁÝïñ³Ýùáí ϳéáõóí³ÍùÁ ÏÇñ³éíáõÙ ¿ ÙdzÛÝ փ áùñ ÇÝýáñÙ³óÇáÝ Í³í³Éáí Ðê-Ý»ñáõÙ: гëó»Ý»ñÇ í»ñͳÝÇãÇ »Éù»ñÇ ù³Ý³ÏÁ ѳí³ë³ñ ¿ 2 n (Ó և ³íáñíáõÙ ¿ 2 n ѳï n Ùáõïù³ÝÇ AND ï³ññ»ñÇ ÙÇçáóáí): ºñϳé³Ýóù³ÛÇÝ ÁÝïñ³Ýùáí Ðê-Ý»ñÇ Ñ³ëó»³Ï³Ý í»ñͳÝÇãÇ »Éù»ñÇù³Ý³ÏÁ 2 2 n/2 ϳ٠2 n/2+1 Ñ³ï ¿ (Ó և ³íáñíáõÙ ¿ 2 2 n/2 ѳï n/2 Ùáõïù³ÝÇ AND ï³ññ»ñÇ ÙÇçáóáí): SRAM-Ç ³é³ÝÓݳѳïÏáõÃÛáõÝÝ»ñÁ` ³ñ³·³·áñÍ, áã Ù»Í ËïáõÃÛáõÝ, 6 ïñ³Ý½Çëïáñ Ù»Ï µÇÃÇ Ñ³ßí³ñÏáí, ãϳ í»ñ³Ï³Ý·ÝÙ³Ý ³ÝÑñ³Å»ßïáõÃÛáõÝ, ïíÛ³ÉÝ»ñÁ å³Ñå³ÝíáõÙ »Ý ³ÛÝù³Ý, ÇÝãù³Ý µ³í³ñ³ñáõÙ ¿ ¿Ý»ñ·Ç³Ý, ÑÇÙݳϳÝáõÙ û·ï³·áñÍíáõÙ ¿ Ï»ß-ÑÇßáÕáõÃÛáõÝáõÙ: Static RAM (3)

ºé³Ï³ÛáõÝ µáõý»ñ (Three State Buffer) A EN A Out 0 0 Z 0 1 Z EN Y Y Out A A EN=0 EN=1 module tristate (en, a, y); input a, en; output y; reg y; (a or en) begin if (en) y = a; else y = 1bz; end endmodule ϳ٠module tristate (en, a, y); input a, en; output y; assign y = en?a:1bz; endmodule

ØúÎ- ïñ³Ý½ÇëïáñÝ»ñ (1) ¶áñÍáõÙ ¿ ÇÝãå»ë ɳñáõÙáí ջϳí³ñíáÕ é»½Çëïáñ (¹ÇÙ³¹ñáõÃÛáõÝ) Vin ¸ÇÙ³¹ñáõÃÛáõÝÁ Ù»Í ¿ - ïñ³Ý½ÇëïáñÁ փ ³Ï ¿, ¸ÇÙ³¹ñáõÃÛáõÝÁ փ áùñ ¿ - ïñ³Ý½ÇëïáñÁ µ³ó ¿. ØúÎ ïñ³Ý½ÇëïáñÝ»ñÇ 2 ï»ë³Ï` n- ϳݳÉáí և p- ϳݳÉáí n- ϳݳÉáí ØúÎ ïñ³Ý½Çëïáñ` ºÃ» Vgs (»ñµ Vgs>0) ٻͳÝáõÙ ¿ Rds –Ç ³ñÅ»ùÁ փ áùñ³ÝáõÙ ¿ (10 úÑÙ): ºÃ» Vgs =0, ³å³ Rds ¹ÇÙ³¹ñáõÃÛáõÝÁ ß³ï Ù»Í ¿ (1 Ù»·³úÑÙ) áõ ïñ³Ý½ÇëïáñÁ փ ³Ï ¿: փ ³Ï³Ý ³ñï³-µ»ñ ³ÏáõÝù Vgs + -

ØúÎ- ïñ³Ý½ÇëïáñÝ»ñ (2) ØúÎ-ïñ³Ý½ÇëïáñÇ փ ³Ï³ÝÁ ³é³ÝÓݳóí³Í ¿ ³ÏáõÝùÇó ¨ ³ñï³µ»ñÇó Ù»Í ¹ÇÙ³¹ñáõÃÛáõÝ áõÝ»óáÕ ÝÛáõÃáí: ö³Ï³ÝÇ É³ñáõÙÁ ëï»ÕÍáõÙ ¿ ¿É»Ïïñ³Ï³Ý ¹³ßï, áñÁ ٻͳóÝáõ٠ϳ٠փ áùñ³óÝáõÙ ¿ ³ÏáõÝùÇó ¹»åÇ ³ñï³µ»ñ Ñáë³ÝùÁ` ¹³ßï³ÛÇÝ ¿ý»Ïï: ö³Ï³ÝÇó ¹»åÇ ³ÏáõÝù ϳ٠փ ³Ï³ÝÇó ¹»åÇ ³ñï³µ»ñ Ñáë³Ýù åñ³ÏïÇÏáñ»Ù ãÇ ·ÝáõÙ: փ ³Ï³Ý ³ÏáõÝù ³ñï³- µ»ñ Vgs - + p-ϳݳÉáí ØúÎ ïñ³Ý½Çëïáñ` ºÃ» Vgs (»ñµ Vgs 0) ÷áùñ³ÝáõÙ ¿ ¿ Rds –Ç ³ñÅ»ùÁ փ áùñ³ÝáõÙ ¿, ïñ³Ý½ÇëïáñÁ µ³óíáõÙ ¿: ºÃ» Vgs =0, ³å³ Rds ¹ÇÙ³¹ñáõÃÛáõÝÁ ß³ï Ù»Í ¿ (1 Ù»·³úÑÙ) áõ ïñ³Ý½ÇëïáñÁ փ ³Ï ¿:

ÎØúÎ- ÇÝí»ñïáñ Q2 Q1 p-Ï³Ý³É n-Ï³Ý³É Vout Vin Q1Q2Vout 0.0 (L) 5.0 (H) off on On off 5.0 (H) 0.0 (L) IN OUT Vdd = +5.0V

Բ ³Ý³ÉÇÝ»ñáí ÇÝí»ñïáñÇ Ùá¹»ÉÁ Vin=L Vout=H Vdd = +5.0V Vin=H Vout=L Vdd = +5.0V

êï³ïÇÏ ïÇåÇ ÑÇßáÕ ï³ññ (CMOS) ¶ñ³ÝóÙ³Ý/ÁÝ- ûñóÙ³Ý ·Í»ñ DjDj DjDj Select V DD T1 T2 T3 T4 T5 T6

SRAM Cell Word Line ~ Bit LineBit Line

SRAM Cell ÀÝûñóÙ³Ý Å³Ù³Ý³Ï µçÇçÁ ¹áõñë ¿ µ»ñáõÙ áõÕÇÕ áõ ѳϳ¹³ñÓ ³½¹³Ýß³ÝÝ»ñÁ ÏñÏݳÏÇ µÇóÛÇÝ ßÇݳÛÇ íñ³: ê³Ï³ÛÝ í»ñ³·ñ³ÝóÙ³Ý Å³Ù³Ý³Ï (»ñµ íÇ ճ ³ÏÁ å»ïù ¿ փ áËíÇ 01, ϳÙ10) ßÇݳÛÇÝ Ý³Ëáñáù ïñí³Í ³½¹³ÝͳÝÝ»ñÁ ÙÇ å³Ñ µ»ñáõÙ »Ý »ñÏáõ ϳñ ճ ÙdzóáõÙÝ»ñÇ ³ÛÝ µçÇçáõÙ, áñÁ ¹õáñë ¿ µ»ñáõÙ ·ñ³ÝóÙ³Ý ³ñÅ»ùÇ Ñ³Ï³é³Ï Çñ å³ñáõݳÏáõÃÛáõÝÁ: ØdzÛÝ ÇÝí»ñïáñÝ»ñÇ փ á˳Ýç³ïáõÙÇó Ñ»ïá µçÇçÇ íÇ ճ ³ÏÁ և ïñíáÕ ³½¹³Ýß³ÝÇ Ñ³í³ë³ñáõÃÛáõÝÁ í»ñ³Ï³Ý·ÝíáõÙ ¿: ì»ñ³·ñ³ÝóÙ³Ý ³ñ¹ÛáõÝùáõÙ ·ñ³ÝóíáÕ ïáÕÇ Ï³Ù µ³éÇßñç³Ýáõ٠ϳï³ñíáõÙ ¿ ɳñáõÙÇ Ù³ëݳÏÇ ³ÝÏáõÙ, ÇÝãÁ ãÇ Ï³ñáÕ íݳë»É ³Ûë ßñç³å³ïáõÙ å³ÑíáÕ ïíÛ³ÉÝ»ñÁ, µ³Ûó ë³Ñٳݳ փ ³ÏáõÙ ¿ ³ß˳ï³ÝùÇ ³é³í»É³·áõÛÝ Ñ³ ճ ³Ë³Ï³ÝáõÃÛáõÝÁ:

3D ï»ë³ÏÇ Ðê-Ç Ï³éáõóí³ÍùÁ DC Y Data Address n/2 DC X n/2 Address

úñÇݳÏ` HM SRAM IC Memory CSOEWEI/O pinsé»ÅÇÙ 1xxz ÀÝïñí³Í ã¿ 011z µ³ñÓñ ÇÙå»Ý¹³Ýë íÇ×³Ï 001Dout ÀÝûñóáõÙ 0x0Din ¶ñ³ÝóáõÙ A 0 A 1 A14 WE OE CS 0 1 SRAM WE 6 OE 7 CS SRAM –Á áõÝÇ ïíÛ³ÉÝ»ñÇ »ñÏáÕÙ³ÝÇ ßÇݳ, áñÁ û·ï³·áñÍíáõÙ ¿ ïíÛ³ÉÝ»ñÇ և ·ñ³ÝóÙ³Ý և ÁÝûñóÙ³Ý Ñ³Ù³ñ:

Read/Write Control HM SRAM IC ϳéáõóí³ÍùÁ CS WE OE Row Deco- der Memory Array bit Input data control Column I/O Multiplexers A0 A1 A7 A10 A12 A14 Din/out 0 … Din/out 7 A2 A3 A4 A5 A6 A8 A9 A11 A13

êï³ïÇÏ ÑÇßáÕáõÃÛ³Ý ÙÇÏñáëË»ÙÇ Å³Ù³Ý³Ï³ÛÇÝ ¹Ç³·ñ³ÙÝ»ñ ÀÝûñóÙ³Ý óÇÏÉ 1 ·ñ³ÝóÙ³Ý óÇÏÉ 2 ·ñ³ÝóÙ³Ý óÇÏÉ (CS Controlled) (WE Controlled) ÀDDR CS OE WE DATA Dout Din

Logic Symbols for SRAMs 128 KB HM A0 A1 A2 A16 WE CS1 CS1 OE IQ0 IQ1 IQ2 IQ3 IQ4 IQ5 IQ6 IQ KB A0 A1 A2. A17 A18 WE CS OE IQ0 IQ1 IQ2 IQ3 IQ4 IQ5 IQ6 IQ7 HM

SRAM Ùá¹áõÉÇ Ý³Ë³·ÍáõÙ (úñÇÝ³Ï 1) γéáõó»Ýù1M×8 SRAM Ùá¹áõÉ, û·ï³·áñÍ»Éáí 512K×8 ÙÇÏñáëË»ÙÝ»ñ Control signals Data bus Signal MEM – memory request. Signal ~WR/RD specify operation A0 A18 WE CS OE IQ0 IQ IQ1 A0 A18 WE CS OE IQ0 IQ IQ1 A0 A18 A0 A18 D0 D1 D7 D1 D0... D1 D0 D7 A0 A1 A18 A19 MEM ~WR ~CS0 ~WR ~CS1 ~CS0 ~WR/RD ~CS Address bus ~WR ~RD

úñÇÝ³Ï 2 γéáõó»Ýù 512K ×16 SRAM Ùá¹áõÉ, û·ï³- ·áñÍ»Éáí128 K×8 ÙÇÏñáëË»ÙÝ»ñ

SRAM –Ç Ýϳñ³·ñáõÙÁ Verilog É»½íáí RAM Ùáõïù»ñÁ áõ »Éù»ñÁ ³é³ÝÓݳóí³Í »Ý module memory (mem, address, data_in, data_out, read_write); input mem, read_write; input [3:0 ] data_in; input [5:0] address; output reg [3:0] data_out; reg [3:0] mem[0:63]; // 64 4 memory ) if (mem) if (!read_write) mem[address] = data_in; // write else data_out = mem[address]; // read else data_out = 4bz; // high impedance state endmodule

²ëÇÝùñáÝ SRAM 256x8 module mem (we, addr, d_q); input we; input [7:0] addr; inout [7:0] d_q; reg [7:0] data [0:255]; assign d_q = (we) ? data[addr] : 8'hz ; or we) if (!we) data[addr] = d_q ; endmodule Data bus is bidirectional îíÛ³ÉÝ»ñÇ ßÇÝ³Ý »ñÏÏáÕÙ³ÝÇ ¿:

²ëáódzïÇí ÑÇßáÕáõÃÛáõÝ SRAM Search argument... =... Tag 1 Tag 2 Tag 3 Tag i Data 1 Data 2 Data i Data 3 CD DC

SRAM Address DC CD En Command Tag Offset Control Logic bit Data CAM ~bitbit~bit CAM Counter Sence amplifiers Tag ²ëáódzïÇí ÑÇßáÕáõÃÛáõÝ

Динамическая память Линия записи/считывания Линия выборки (Select) Cç Rн Cл n+n+ n+n+ CcCc Поликремний ЛЗС Select Конструкция ЗЭ DRAM SiO 2 bit stored as charge in capacitor C c high density (1 transistor for DRAM vs 6 transistors for SRAM) destructive read (capacitor discharge on a read) read is automatically followed by a write (to restore) charge leaks away over time (need to refresh)

Dynamic Random Access Memory (DRAM) n+n+ n+n+ CcCc Polysilicon wordline Select DRAM memory cell construction SiO 2 Bitline (Data in/out ) wordline (select) Cc Rн Cl bit stored as charge in capacitor C c high density (1 transistor for DRAM vs 6 transistors for SRAM) destructive read (capacitor discharge on a read) read is automatically followed by a write (to restore) charge leaks away over time (need to refresh)

Матрица динамических ЗЭ Column 0Column 1 Column 2 Column 3 Row 0 Row 3

¸ÇݳÙÇÏ ÑÇßáÕáõÃÛ³Ý ÙÇÏñáëË»ÙÇ ûñÇÝ³Ï ØÇÏñáëË»ÙÁ áõÝÇ 24 –ϳñ·³ÝÇ Ñ³ëó»: ØáõÉïÇåÉ»ùë³í- áñáõÙÁ Ïñ׳ïáõÙ ¿ ѳëó»³Ï³Ý Ùáõïù»ñÇ ù³Ý³ÏÁ ÙÇÝ㨠12: A0 DRAM A1. A11 DI RAS CAS WR/ RD MA А0 DRAM А1. А10 WR/ RD RAS CAS D in/out MA МА –Ý` ѳëó»Ç ÙáõÉïÇåÉ»ùë³íáñí³Í Ùáõïù»ñÁ: RAS ³½¹³Ýß³ÝÝ»ñÇ ³ÝÏÙ³Ý ¹»åùáõÙ ³Û¹ Ùáõïù»ñÇÝ ³éϳ ¿ ïáÕÇ Ñ³ëó»Ý, CAS ³½¹³Ýß³Ý-Ý»ñÇ ³ÝÏÙ³Ý ¹»åùáõÙ` ëÛ³Ý Ñ³ëó»Ý: 4Ø Í³í³Éáí ÙÇÏñáëË»ÙÝ»ñÇ Ï³ñáÕ »Ý ÉÇÝ»É ëÇÙ»ïñÇÏ (11+11) ¨ ³ëÇÙ»ïñÇÏ (12+10):

DRAM Chip Organization Memory Array (square matrix) Column decoder Column I/O Column address buffer Row address buffer Din Dout Row decoder A0... An-1 CAS RAS WE MUX Address row buffer MUX

DRAM multiplexed address lines internal row buffer to perform the operation next five cycles are needed: put row address on lines set row address strobe (RAS) read row into row buffer put column address on line (to switch external multiplexer) set column address strobe (CAS) read column bits out of row buffer write row bits content to row return RAS and CAS to inactive state

Временные диаграммы DRAM IC CAS

Временные параметры микросхем DRAM Время доступа trac –задержка появления действительных данных на выходе относительно спада RAS. Для современных микросхем – нс. tRC- время цикла чтения или записи данных – минимальный период между началами соседних циклов обращения (75 – 125 нс). tPC - период следования CAS в страничном режиме. tRAS, tCAS - минимальная длительность активной части (низкого уровня) сигналов RAS и CAS. Время предварительного заряда RAS и CAS - tRP и tCP (Precharge Time). Время задержки между импульсами RAS# и CAS# - tRCD. Задержка данных относительно импульса CAS#.

RAS only refresh (ROR CAS before RAS (CBR) RAS CAS MA 2 способа регенерации : burst refresh, distributed refresh. t RF t RF = T RF /n 15,6 мкс T RF

Счет-чик регене- рации Буфер адреса строки Буфер адреса столбца 4 Матрицы ЗЭ 2048 Усилители чтения и вентили ввода- вывода Дешифратор адреса столбцов Входной буфер данных Выходной буфер данных A0 A1 A10 RАS CAS W/R Mуль- ти- плек- сор Дешиф ратор адреса строк УУ RAS CAS D i/o 0 D i/o 3 Структура микросхемы динамической памяти

Структура модуля динамической памяти Адрес ОП Write Read РА Матрица микросхем памяти РД WR RAS CAS CS Контрол- лер Таймер регене- рации Запрос регенерации Декодер ст.разр. адреса Мультиплексор адреса

Контроллер DRAM Блок управления (контроллер) динамической памяти вырабатывает последовательность управляющих сигналов, обеспечивающих выполнение операций чтения, записи и регенерации. В общем случае на каждую операцию обращения к динамической памяти требуются как минимум следующие 5 тактов: Указание типа операции (Write или Read) и установка адреса строки. Формирование сигнала RAS. Установка адреса столбца (переключение мультиплексора). Формирование сигнала CAS. Возврат сигналов RAS и CAS в неактивное состояние.

Comparison SRAM with DRAM SRAM is faster than DRAM: 1/4 - 1/8 access time of DRAM. The density SRAM is lower than DRAM 1/4 density of DRAM. Static: bit is not erased on a read. SRAM does not need to refresh. Unlike DRAM, there is no difference between access time and cycle time. Access time: time to read Cycle time: time between reads > access time (DRAM) Cycle time = access time (SRAM) SRAM address lines are not multiplexed. SRAM is more expensive than DRAM: about 8-16 times.

DRAM: Dynamic Random Access Memory – Highest densities – Optimized for cost/bit main memory SRAM: Static Random Access Memory – Densities ¼ to 1/8 of DRAM – Speeds 8-16x faster than DRAM – Cost 8-16x more per bit – Optimized for speed caches

YearCapacity Access time Cycle time Kb150 ns300 ns Mb80 ns160 ns Mb60 ns120 ns Mb50 ns100ns Gb45 ns70 ns Gb40 ns50 ns DRAM Improvement DDR2, DDR3: Module Bandwidth – up 10,6 GB/s

DRAM Optimizations Faster to read data from the same row – Called page mode (fast page mode, EDO are variations) – Multiple CAS accesses Bandwidth determined by cycle time – Example Row: 100ns + – Example Column: 30ns +, usually more like 50ns due to external components Add a clock to the interface - synchronous DRAMs – Enable split transactions Use both edges of the clock - Double data rate In practice – There are multiple banks on chip – Arrays are 1-4 Mbits

Синхронные DRAM (SDRAM) A0 A1 A2 DQ 0 DQ 1 A11 DQ 2 DQ 3 CLK DQ 4 CKE DQ 5 DQM DQ 6 DQ 7 CS WE RAS CAS CLK - Clock Input CKE – Clock Enable CS - разрешение декодирования команд; А0-А11- address - мультиплексированная шина адреса. DQx – Data Input/Output – двунаправленные линии данных. DQM – Маскирование данных. A11 – выбор банка

В памяти на традиционных DRAM-модулях процессор выставляет на шину адрес и управляющий сигнал, что в совокупности означает, что либо из указанной ячейки должны быть считаны данные, либо в эту ячейку данные должны быть записаны. Спустя некоторое время – время доступа к памяти – DRAM-модуль либо выдает считанные данные, либо записывает их в запоминающие элементы по указанному адресу. В течение этого интервала времени модуль памяти выполняет определенные операции, заданные алгоритмом его работы, а процессор просто должен ждать их завершения, что отрицательно сказывается на производительности всей системы. При синхронном доступе DRAM-память передает данные под управлением внешних тактирующих сигналов. Процессор или другое устройство-задатчик (master) выставляет на шины (линии магистрали) нужную информацию (команду и адрес при чтении, а при записи также и данные), которые фиксируются во внутренних регистрах- защелках по фронту синхросигнала. (SDRAM)

DDR SDRAM Тактируется обоими фронтами синхроимпульсов (это удваивает пропускную способность интерфейса памяти) Во внутренних блоках микросхемы тактирование ведется обычным способом.

CK,~CK Регистр и преобразователь входных данных Банк Усилители Декодер строк Управление в/в Схема изменения разрядности Выходной буфер DLL CK ~CK Генера- тор строба Буер столбцов Декодер столбцов Латентность и длина пакета Регистр програм- мирования Timing Register CK ~CK~CKE ~CS ~RAS ~CAS~WEDM WE DM Буфер строк и счетчик регенерации LRAS LCBR LCKE Регистр адреса CK,~CK Add LCAS LWELCBR Строб данны х

Микросхемы SDRAM имеют средства энергосбережения, для управления ими используется вход разрешения синхронизации CKE. В режиме саморегенерации (Self Refresh) микросхемы периодически выполняют циклы регенерации по внутреннему таймеру. В этом режиме они не реагируют на внешние сигналы и внешняя синхронизация может быть остановлена. При переводе CKE в низкий уровень устанавливаются режимы пониженного энергопотребления. Все современные типы динамической памяти имеют ядро DRAM. SDRAM DDR SDRAM DDR2 SDRAM DDR3 SDRAM

Микросхемы SDRAM имеют средства энергосбережения, для управления ими используется вход разрешения синхронизации CKE. В режиме саморегенерации (Self Refresh) микросхемы периодически выполняют циклы регенерации по внутреннему таймеру. В этом режиме они не реагируют на внешние сигналы и внешняя синхронизация может быть остановлена. При переводе CKE в низкий уровень устанавливаются режимы пониженного энергопотребления. Все современные типы динамической памяти имеют ядро DRAM. SDRAM DDR SDRAM DDR2 SDRAM DDR3 SDRAM

SDRAM 133 МHz Input/Output Buffers 133 МHz Memory Core Input/Output Buffers Core Frequency Clock FrequencyData Frequency The transfer of each bit of the buffer occurs with every clock of the memory core

DDR SDRAM The transfer of two bits in the I / O buffer is carried out on the positive edge of clock Issuance bits to the I / O bus is carried out both on the positive and the negative edge of clock It provides twice the memory bandwidth 133 МHz Input/Output Buffers 133 МHz 266 МHz Memory Core Input/Output Buffers Core Frequency Clock FrequencyData Frequency

DDR2 SDRAM Memory Core Input/Output Buffers 133 MHz Input/Output Buffers 266 MHz 533 MHz Core Frequency Clock Frequency Data Frequency 4n – prefetch mechanism

DDR3 SDRAM Memory Core Input/Output Buffers 100 MHz Input/Output Buffers 400 MHz 800 MHz Clock Frequency Data Frequency 8n – prefetch mechanism Example: DDR3-2400, core frequency 300 MHz, Cycle time 3,33 ns, Data Frequency 1200 MHz, peak data transfer rate 19200MB/s.

DDR3 SDRAM DDR3 SDRAM (от англ. double-data-rate three synchronous dynamic random access memory удвоенная скорость передачи данных синхронной памяти с произвольным доступом) это тип оперативной памяти используемой в компьютерах, разработанный как последователь DDR2 SDRAM. DDR3 обещает сокращение потребления энергии на 40% по сравнению с модулями DDR2, благодаря применению 90-нм технологии производства, что позволяет снизить эксплуатационные токи и напряжения (1,5 В, по сравнению с 1,8 В для DDR2 и 2,5 В для DDR). "Dual-gate" транзисторы будут использоваться для сокращения утечки тока. Разница в технологическом процессе и напряжении питания

Модуль – это печатная плата, на которой размещаются чипы памяти. У модулей есть объем (измеряемый в мегабайтах или гигабайтах), тип (SDRAM и поколение), частота, на которой он работает и ширина шины данных (также называемая разрядностью). Объем модуля определяется как суммарный объем используемых в нем чипов памяти. Чипы памяти обладают различным объемом, называемым «плотностью чипа». Так, существуют чипы на 256 Мбит, 512 Мбит, 1 Гбит и более плотные. Модуль, состоящий из восьми чипов по 512 Мбит, будет иметь объем, равный 4096 Мбит или 512 Мбайт. Ширина шины современных модулей памяти 64 бита.

Кэш-память Мотивация: Большая память DRAM - медленная; Маленькая память (SRAM) – быстрая. Необходимо уменьшить среднее время обращения к ОП. Принцип локальности: локальность в пространстве локальность во времени Способы реализации кэш-памяти: 1. С прямым отображением 2. Полностью ассоциативная 3. Частично-ассоциативная Способы записи в кэш: Write Through Write Back.

Кэш-память CPU Блок обработки команд Массив данных (SRAM) Справочник (каталог) Основная память ( DRAM ) Контрол -лер Адрес Данные Hit Miss Среднее время обращения tср = p t b (1 p) t m

Four Memory Hierarchy Questions (4 вопроса иерархии памяти) Q1: Where can a block be placed in a cache? (block placement) Q2: How is a block found if it is in a cache? (block identification) Q3: Which block should be replaced on a miss? (block replacement) Q4: What happens on a write? (write strategy). If each block has only one place it can appear in the cache, the cache is said to be direct mapped. If a block can be placed anywhere in the cache, the cache is said to be fully associative. If a block can be placed in a restricted set in the cache, the cache is said to be set associative. If ther are n blocks in a set – is called n-way associative.

Hit: data appears in some block in the cache. Miss: data needs to be retrieve from a block in the DRAM. Hit time: RAM access time +time to determine hit/miss. Miss Rate = 1- Hit Rate; Miss Penalty: Time to replace a block in the cache + Time to deliver the block the processor. Hit time << Miss Penalty. Понятия

Кэш-память с прямым отображением (Direct Mapped Cache) Block 0 Block 1 Block511 Block 0 Block 1 Block511 Block 0 Block 1 Block 511 Page 0 Page 1 Page Block 0 Block 1 Block 511 Объем кэш- памяти равен странице ОП i = j mod m, j – номер блока ОП i – номер строки кэша, m – число строк в кэше Вся память разделена на страницы или фреймы (pages or frames)

Tag Data Буфер Данные Компа- ратор Tag (Номер страницы) Index (номер блока) Смещение 18 бит 9 бит 5 бит Структура кэш-памяти с прямым отображением

Direct Mapped Cache (cont.) For a cache of 2 M bytes with block size of 2 L bytes: Tag Index Block Offset 32-M bits M-L bits L bits 31 0 Address Tag Index Block Offset 17 bits 9 bits 6 bits 31 0 Address Example: For a cache of 32K bytes with block size of 64 bytes:

Direct Mapped Cache h b Block Offset 17 bits 9 bits 6 bits 31 0 Block Address Byte 63 Byte 0 == 1111 Valid MUX Cache TagsCache Data Hit

00x Block Offset 19 bits 7 bits 6 bits 31 0 Block Address 00x00650 Byte 63 Byte 0 == 1111 Valid MUX Cache TagsCache Data Miss

Преимущества Direct Mapped Cache – схема достаточно простая (небольшое число транзисторов), содержит всего 1 компаратор. Cache block is available before Hit/Miss. Недостаток – частые Cache-промахи Block Size Tradeoff: Larger block size takes advantage of spatial locality, but: Larger block size means larger miss penalty.

Полностью ассоциативная кэш-память (Fully Associative Cache) Tag (номер блока)Смещение (Offset) == Tags Data Hit/Miss Each block can be placed anywhere in the cache.

Disadvanteges of fully associative cache: The number of comparators (number of entries) is very large. Достоинство – блок удаляется только тогда, когда заполнена вся память.

Частично-ассоциативная кэш-память Наибольшее распространение получил данный способ организации кэш-памяти. Комбинирует оба подхода – direct mapped и fully associative : кэш-память состоит из набора ассоциативных блоков памяти. При этом ОП и кэш условно делятся на несколько наборов блоков (строк для кэша). Зависимость между номером набора i и номером блока j ОП следующая i = j mod v. v – число наборов. Размещение блоков по строкам набора - произвольное, и для поиска нужной строки в пределах набора используется ассоциативный принцип. Как и в случае кэша с прямым отображением, адрес ОП состоит из трех компонент, но средняя компонента адреса определяет не номер строки, а номер набора. Каждый набор блоков кэша является ассоциативной памятью.

ОП Cache directory Comparators == == == == Tag Номер набора Смещение 4-way set-associative Cache

Disadvanteges of set-associative cache: N-way set-associative cache contains N comparators. Data comes after Hit/Miss decision and set selection. Advantages: each memory block has choice of N cache lines. Для каждого блока есть выбор из N позиций. Зависимость между объемом кэш-памяти V (Cache size), размером блока Z(block size), числом каналов w (associativity) и числом наборов S выражается следующей формулой: V = w S Z.

Set-Associative Cache Tag Index Offset MUX = S0 S1 S0 S1 DC Data Hit? Direct-mapped cache (1-way) The number of sets S=2

4-way Set-Associative Cache (example) Hit? Tag Index Offset MUX = MUX w0 w1 w2 w3 S0 S1 S0 S1 Data DC CD Why SA is slow The number of sets S=2

Cache Block Replacement Policy Random Replacement: Hardware Randomly Selects a cache item and throw it out. Least Recently Used: -Hardware keeps track of the access history. Replace the entry that has not been used for the longest time.

Cache Write Policy Write Through: Write to cache and memory at the same time. Write Back: Write only Cache. Write Buffer for the Write Through. Victim Cache.

Multi-Level Cache L1I L2 L3 L1D GPRs L1: 32K + 32K, 8-way - Intel (Conroe) 64K + 64K, 2-way - AMD K8 Block size – 64byte. L2 – P4-E(Prescott), 2Mbyte, Conroe – 4M Itanium Montecito L2 – 512Kbyte, L3 – 24 Mbyte Sandy Bridge L2 – 512K Byte, L3 – 8 M Byte

Среднее время обращения к памяти для системы с 2-уровневым кэшем Tср = t 1 + (1-p 1 ) (t 2 + (1-p 2 ) t Mem ) = = t 1 +(1-p 1 )t 2 + (1-p 1 )(1-p 2 ) t Mem

Average Memory Access Time (AMAT)

Эксклюзивный и не эксклюзивный кэш Не эксклюзивный кэш: информация на всех уровнях кэширования может дублироваться. Таким образом, L2 может содержать в себе данные, которые уже находятся в L1, а L3 (если он есть) может содержать в себе полную копию всего содержимого L2 (и, соответственно, L1). Эксклюзивный кэш: предусматривает чёткое разграничение: если информация содержится на каком-то уровне кэша то на всех остальных она отсутствует. Плюс эксклюзивного кэша - общий размер кэшируемой информации в данном случае равен суммарному объёму кэшей всех уровней в отличие от не эксклюзивного кэша, где размер кэшируемой информации (в худшем случае) равен объёму самого большого уровня кэша. Минус эксклюзивного кэша менее очевиден, но он есть: необходим специальный механизм, который следит за собственно «эксклюзивностью» (так, например, при удалении информации из L1- кэша, перед этим автоматически инициируется процесс её копирования в L2).

Схема выполнения запроса на чтение в системе с 2-уровневым кэшем (1) Поиск в L1 Запрос на чтение Miss? Да Нет Да Чтение из L1 Запрос выполнен Поиск в L2 Miss? Чтение из ОП Запись в L2 Запрос выполнен Нет Чтение из L2 Запись в L1 Неэксклюзивный кэш

Схема выполнения запроса на чтение в системе с 2- уровневым кэшем (2) Эксклюзивный кэш Поиск в L1 Запрос на чтение Miss? Да Нет Да Чтение из L1 Запрос выполнен Поиск в L2 Miss? Чтение из ОП Процедура записи удаляемого блока в L2 (если нужно, удаление из L2 блока и запись в ОП) Запрос выполнен Нет Чтение из L2 Запись в L1 Удаление из L2 Да Есть свободный блок в L1? Запись в L1 Нет

Дисковые ЗУ Взаимодействие магнитной головки с движущимся магнитным носителем. Обмотка записи Воздушный зазор Диск Механизм доступа Вращающийся шпиндель Головка чтения/записи

Информация записывается на жёсткие (алюминиевые или стеклянные) пластины, покрытые слоем ферромагнитного материала, чаще всего двуокиси хрома. Используется одна или несколько пластин на одной оси. Головки чтения в рабочем режиме не касаются поверхности пластин благодаря прослойке набегающего потока воздуха, образующейся у поверхности при быстром вращении. Расстояние между головкой и диском составляет несколько нанометров (в современных дисках около 10 нм. При отсутствии вращения дисков головки находятся у шпинделя или за пределами диска в безопасной зоне, где исключён их контакт с поверхностью дисков.

Disk Parameters

Magnetic Disks Емкость ( Capacity) до 3 Терабайт Ширина – 3,5 или 2,5 дюйма

Magnetic Disks

Disk Performance

Магнитные диски При работе с магнитными дисками используются следующие понятия. Дорожка – концентрическая окружность на магнитном диске, которая является основой для записи информации. Цилиндр – это совокупность магнитных дорожек, расположенных друг над другом на всех рабочих поверхностях дисков винчестера. Сектор – участок магнитной дорожки, который является одной из основных единиц записи информации. Каждый сектор имеет свой собственный номер. Кластер - минимальный элемент магнитного диска, которым оперирует операционная система при работе с дисками. Каждый кластер состоит из нескольких секторов. Любой магнитный диск имеет логическую структуру, которая включает в себя следующие элементы: загрузочный сектор; таблицы размещения файлов; область данных.

Методы записи Метод продольной записи При этом вектор намагниченности домена расположен продольно, то есть параллельно поверхности диска. Максимально достижимая при использовании данного метода плотность записи составляет около 23 Гбит/см². К 2010 году этот метод был практически вытеснен методом перпендикулярной записи. Метод перпендикулярной записи Метод перпендикулярной записи это технология, при которой биты информации сохраняются в вертикальных доменах. Это позволяет использовать более сильные магнитные поля и снизить площадь материала, необходимую для записи 1 бита. Плотность записи у современных (на 2009 год) образцов 400 Гбит на кв/дюйм. Жёсткие диски с перпендикулярной записью доступны на рынке с 2005 года.

Термоассистируемая магнитная запись Метод тепловой магнитной записи (Heat-assisted magnetic recording, HAMR) на данный момент самый перспективный из существующих, сейчас он активно разрабатывается. При использовании этого метода используется точечный подогрев диска, который позволяет головке намагничивать очень мелкие области его поверхности. После того, как диск охлаждается, намагниченность «закрепляется». Есть экспериментальные образцы, плотность записи которых 150 Гбит/см². Разработка HAMR-технологий ведется уже довольно давно, однако эксперты до сих пор расходятся в оценках максимальной плотности записи. Так, компания Hitachi называет предел в 2,33,1 Тбит/см², а представители Seagate Technology предполагают, что они смогут довести плотность записи HAMR- носителей до 7,75 Тбит/см².

Информация на диске Загрузочный сектор (Boot Record) занимает сектор с номером 0. Содержит Небольшую программу IPL2 (Initial Program Loading 2), с помощью которой компьютер определяет возможность загрузить ОS с данного диска. Кроме загрузочного сектора имеется главного загрузочный сектор (Master Boot Record). Жесткий диск может быть разбит на несколько логических дисков. Для Master Boot Record всегда выделяется физический сектор 1. Этот сектор содержит программу IPL1 (Initial Program Loading 1), которая при своем выполнении определяет загрузочный диск.

Информация на диске Таблица размещения файлов (FAT) используется для хранения сведений о размещении файлов на диске. Oбычно используются две копии таблиц, которые следует одна за другой, и содержимое их полностью совпадает. Это делается на тот случай, если на диске произошли какие либо сбои, то диск всегда можно "отремонтировать", используя вторую копию таблицы. Если будут испорчены обе копии, то вся информация на диске будет потеряна. Область данных (Data Area) занимает основную часть дискового пространства и служит непосредственно для хранения данных.

Формат дорожки диска GAP1 ID GAP2 DATA GAP3 Sector 0Sector Synch Data CRC

Постоянные ЗУ (рабочий режим только для чтения – ROM) 1. Масочные ЗУ. Информация записывается с помощью шаблона (маски) на завершающем этапе технологического процесса. В качестве элементов связи (ЗЭ) используют диоды или МОП- транзисторы

Programmable ROM DC A PROM chip is manufactured with all of its diodes or transistors connected. The customer may program the ROM using PROM programmer. Fuse A link is vaporized by selecting it using PROM address and data lines and then applying a high voltage pulse (10-30V) to the device through a special input pin (for programming). OR Matrix

Programmable ROM Programmed by removing or creating special links WL BL

PROM (однократно программируемые ROM) Программируются удалением или созданием специальных перемычек. Элементы с плавкими перемычками

Общая структура PROM Декодер n -1 Адрес n бит Горизонтальные линии – линии выборки слов, вертикальные – линии выборки разрядов. ROM является энергонезависимой памятью.

ROM cells BL WL GND BL WL VDD Word Line Bit Line 1 0

Application of MOS Transistors as Memory Cells DC V DD A 0 A 1 A n-1 ~ D 0 ~D 1 ~D 7 Active high word line Active low bit lines

Erasable PROM Erasing of old information and its replacement with the new one is possible. Erasing is carried out by ultraviolet rays in EPROM (erasable PROM), In EEPROM (electrically PROM) – by electrical signals. Floating gate MOS transistors are used as connection links. G S D Floating gate Source Substrate Gate Drain n + p Device cross-section n + Polysilicon SiO 2 Si

Репрограммируемые ЗУ Возможно стирание старой информации и замена ее новой. Стирание – в EPROM производится ультрафиолетовыми лучами, в EEPROM – электрическими сигналами. В качестве ЗЭ используются МОП-транзисторы с плавающим затвором. FAMOS - Floating-gate Avalanche-Injection MOS. Исток Затвор Сток Металл или поликремний Канал n+n+ n+n+ p Si SiO 2

FAMOS (Floating-gate Avalanche- Injection MOS). D n+n+ n+n+ 20 V D S n+n+ n+n+ D 0 V D S Перепрограммирование: Стирание запрограммированных значений Запись новых значений Запись информации (процесс программирования) выполняется намного медленнее (на порядок), чем чтение. Свойство данного устройства - программируемое пороговое напряжением. Запись Хранение

FAMOS При приложении высокого напряжения между истоком и затвором-стоком электроны получают достаточно энергии, чтобы пройти через слой окисла (лавинная инжекция). Часть из них захватываются плавающим затвором. n+n+ n+n+ D 5 V D S Этот процесс является самосинхронизирующимся: отрицательный заряд на плавающем затворе уменьшает электрическое поле на оксиде, которое в конце концов не сможет ускорять горячие электроны. После снятия напряжения отрицательный заряд на плавающем затворе остается. Это обстоятельство увеличивает пороговое напряжение транзистора (как правило, результирующее пороговое напряжение будет порядка 7V). Рабочий режим

Стирание информации в EPROM В EPROM информация стирается при облучении ячеек ультрафиолетом через прозрачное окошко в корпусе микросхемы (SiO2 и поликремний прозраны для ультрафиолетовых лучей. При облучении в областях транзистора возникают фототоки и тепловые токи, что делает области транзистора проводящими и позволяет заряду покинуть плавающий затвор. Достоинство – саморегулируемость заряда. Недостатки: Ограниченное число циклов стирания информации: несколько тысяч. Необходимость использования специального устройства для стирания С увеличением числа циклов стирания надежность падает (изменяются пороги запоминающих устройств) Процесс стирания происходит медленно – от нескольких секунд до нескольких минут. Скорость программирования – 5 – 10 мс/слово. В процессе программирования воникает высокая рассеиваемая мощность

Запись информации. При подаче на управляющий затвор и сток достаточно высокого напряжения в обратно смещенных p-n переходах возникает пробой и область канала насыщается свободными электронами. Часть электронов, имеющих достаточную энергию, преодолевает потенциальный барьер и проникает в область плавающего затвора. Снятие высокого программирующего напряжения восстанавливает непроводящее состояние диэлектрических областей транзистора и запирает электроны в плавающем затворе. Захваченный заряд может храниться долгое время (десятки лет). Процесс ввода зарядов в плавающий затвор саморегулирующийся. Заряженный электронами плавающий затвор экранирует действие управляющего затвора и в диапазоне рабочих напряжений проводящий канал в транзисторе не образуется. Стирание информации: ультрафиолетовым облучением или электрическими сигналами. В первом случае число циклов пере- программирования существенно ограниченно – Свойства материалов под действием ультрафиолетовых лучей изменяются. EPROM

Storage Matrix in EPROM

Электрическое стирание информации стало применяться в транзисторах типа FLOTOX (Floating-gate Tunneling Oxide), затем в транзисторах типа ETOX. Конструктивно отличаются более тонким слоем диэлектрика (под затвором). При приложении к тонкому слою диэлектрика напряжения порядка 10В электроны проходят через диэлектрик в одном из двух направлений в зависимости от знака напряжения. Саморегулируемость процесса заряда была потеряна. Выход – построение ЗЭ на двух транзисторах – один с плавающим затвором, другой – обычный. Площадь ЗЭ EEPROM больше, чем у памяти EPROM, a стоимость выше. Преимущество электрического стирания – можно стирать информацию не со всего кристалла, а выборочно (в EEPROM индивидуально для каждого адреса). Длительность процесса стирание – запись значительно меньше. Число циклов перепрограммирования – Степень интеграции ниже, а стоимость выше, чем у EPROM. EEPROM

EEPROM (Electrically Erasable Programmable Read-Only Memory) n+n+ n+n+ Source Gate Drain Floating Gate SiO 2 Поликремний FLOTOX-транзистор (Floating-Gate Tunneling Oxide Transistor) Диэлектрическая прослойка, отделяющая плавающий затвор от канала уменьшена до толщины 10 нм и меньше. При подаче на этот тонкий слой диэлектрика напряжения, примерно равного 10 V, электроны проходят через плавающий затвор в обе стороны благодаря механизму туннелирования Фаулера-Нордхейма

FLOTOX-транзистор Стирание выполняется путем подачи напряжения обратной полярности по отношению к напряжению, подаваемому при записи (обратимость процесса программирования). Инжекция электронов в плавающий затвор при записи увеличивает порог. Подача напряжения обратной полярности при стирании, наоборот, уменьшает порог. При снятии с плавающего затвора слишком большого заряда, может получиться обедненное устройство, которое нельзя будет запереть с помощью стандартных сигналов числовой шины. Получаемое пороговое напряжение зависит от исходного заряда затвора и приложенного программирующего напряжения. Кроме этого, оно зависит от толщины окисла, которая существенно колеблется в пределах кристалла. Теряется возможность саморегулируемости заряда, т.к. требуется контроль получаемого порогового напряжения. Эта проблема решена с помощью построения запоминающего элемента на двух транзисторах – одном с плавающим затвором, и другом – ключевом (обычном).

Двухтранзисторная ячейка V DD Word line Bit line Схемы с двумя транзисторами занимают больше места на кристалле. Устройство FLOTOX само по себе также больше, чем FAMOS из-за дополнительного объема туннелирующего оксида. Достоинство – большое количество циклов стирания до Многократное программирование вызывает смещение порогового напряжения из-за необратимого захвата электронов в SiO 2. При программировании порог транзистора FLOTOX выше, чем V DD, в результате чего ячейка отключается. Ключевой транзистор действует, как устройство доступа для операции чтения. Хранение информации осуществляется на FLOTOX- транзисторе.

EEPROM A0 A1 A14 CS OE Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

Organization of IC size 32Kx8 DC Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 Mat- rix 512x 64 D7D7 D6D6 D5D5 D4D4 D3D3 D2D2 D1D1 D0D0 A6A6 A 14 A0A0 A5A MUX

Using ROM for Realization of Integer Multiplication A0 A1 A2 A3 A4 A5 A6 A7 CS A0 A1 A2 A3 B0 B1 B2 B3 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 A7A6A5A4A3A2A1A0Q7Q6Q5Q4Q3Q2Q1Q0 B3B2B1B0A3A2A1A0P7 P6 P5P4P3P2 P1 P A,B – 4-bit integer unsigned A= (a3a2a1a0) B=(b3b2b1b0) A×B = P

Using ROM for Realization of logic Functions (LUT) x1x2x3x4x5x6x7x8y1y2y3y4y5y6y7y A0 A1 A2 A3 A4 A5 A6 A7 CS X8 X7 X6 X5 X4 X3 X2 X1 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

Структура ЗУ типа EPROM D CP 1 Данные D0-D7 R ESES E Деко- дер адре- са Матри- ца ЗЭ Муль- типлек- соры Регистр Адрес А0-А8 Микросхема фирмы Cypress Semiconductor. Емкость – 4К бит при организации

Ядром схемы является структура 2DM. Регистр принимает данные по фронту сигнала CP. Применение регистра повышает быстродействие схемы, т.к. сразу после записи предыдущего слова в регистр можно переходить к чтению следующего. Управление микросхемой осуществляется двумя сигналами – E и E S. Время доступа – 25 нс. A0 A1. A8 R E E S CP D0 D1 D2 D3 D4 D5 D6 D7

Использование ROM для реализации логических функций (LUT) X1 X2 X3 X4 X5 X6 X7 X8 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y A3 A2 A1 A0 B3 B2 B1 B0 P7 P6 P5 P4 P3 P2 P1 P0

Flash-Memory По типу ЗЭ подобна EPROM. Особенности – не предусмотрено стирание отдельных слов, стирание осуществлятся либо для всей памяти одновременно, либо для достаточно больших блоков. Это способствует упрощению схемных решений, снижению стоимости микросхем, достижению высокого уровня интеграции и быстродействия. Объединение в схемотехнике flash-памяти достоинств ее предшественников. EPROM EEPROM Flash + = 2 источника питания Стирание УФ 1-транзисторная ячейка 1 источник питания Стирание ЭС 2-транзисторная ячейка 1 или 2 источника питания Стирание ЭС 1-транзисторная ячейка

Структуры с ячейками NOR и NAND Основой flash-памяти являтся накопитель (матрица ЗЭ). Используются два направления: на основе ячеек NOR; на основе ячеек NAND. Схема на основе ячеек NOR X1X1 X2X2 XmXm R Vcc F

В ячейке NOR транзисторы соединены параллельно и для получения нуля на выходе достаточно, чтобы хотя бы один транзистор был открыт. В матрице ЗУ все транзисторы, кроме адресованного, находятся в закрытом состоянии. Поэтому, если в плавающем затворе выбранного транзистора будет заряд, то транзистор не откроется, и на выходе будет 1. При отсутствии заряда сигнал выборки откроет опрашиваемый транзистор и на выходе будет 0. Накопители на основе ячеек NOR обеспечивают быстрый доступ к словам при произвольной выборке. Используются фирмой Intel.

XmXm X1X1 X2X2 Vcc F В ячейке NAND транзисторы соединены последовательно и для формирования высокого уровня выходного напряжения достаточно наличие в цепочке хотя бы одного запертого. При работе таких ячеек в составе ЗУ все транзисторы, кроме адресуемого, должны быть открыты. Поэтому состояние выхода будет зависеть только от выбранного транзистора. При заряженном плавающем затворе опрашиваемый транзистор не откроется и на выходе F будет 1. При разряженном затворе транзистор открывается и на выходе схемы будет 0. Структуры с ячейками NAND более компактны, но не обеспечивают режим произвольного доступа.

Структура матрицы накопителя Flash-памяти на основе ячеек NOR Линии выборки слова Линии выборки разрядов Линии считывания разрядов

A 18-0 DQ 15/A1 DQ 14-0 CE OE WE DATA RP Reset Vcc Vpp GND Boot-Block Flash- Memory В главных блоках хранятся основные управляющие программы

Файловая Flash-память Файловая flash-память ориентирована на замену hard-дисков. Преимущества: сокращается потребляемая мощность; увеличивается механическая прочность и надежность; уменьшаются размеры и вес; на несколько порядков повышается быстродействие при чтении данных; сохраняется совместимость со средствами управления памятью. Преимущества дисков – информационная емкость и стоимость. Основной фактор развития файловой flash-памяти – использование в портативных компьютерах.

Организация ФФП Накопитель ФФП делится на блоки, которые служат аналогами секторов магнитных дисков (как в MS-DOS). Блоки идентичны и имеют одинаковую информационную емкость (симметричная блочная архитектура). Для записи введены страничные буферы, позволяющие накапливать некоторый объем данных, подлежащих записи, для их последующей передачи в накопитель с меньшей скоростью.

FIFO-буфер FIFO-память представляет собой ЗУ для хранения очередей данных, с порядком выборки таким же, что и порядок их поступления. Обычно используется как буферная память. Запись в буфер и чтение из него осуществляются внешними независимыми сигналами управления. Возможность иметь разный темп приема и выдачи информации необходима в очень многих ситуациях. В частности, ядро суперскалярных процессоров содержит переупорядочивающий циклический FIFO-буфер (ROB), в который помещаются декодированные команды, затем команды исполняются неупорядоченным ядром процессора по мере готовности операндов и результаты помещаются обратно в буфер; выполненные команды извлекаются из ROB в порядке их поступления устройством завершения выполнения комaнд.

A WR WR RD A RD +1 R +1 R SRSR = & & DI DO Сброс WR RD Буфер пуст Буфер полон CT W CT R

Перед началом работы оба счетчика CT W и CT R сбрасываются. После записи очередного слова содержимое CT W увеличивается на единицу. После чтения содержимое CT R увеличивается на единицу. То есть при каждом обращении адреса возрастают, начиная с нулевого. Адрес чтения всегда стремится догнать адрес записи. Если адреса сравняются при записи, значит буфер полон. Если адреса сравняются при чтении – буфер пуст. Если буфер полон, то нужно прекратить прием данных, если буфер пуст, то нужно прекратить чтение. Буфер является циклическим, так как переходе через нуль адреса повторяются с нуля.