FQPFMP 55, Инженеров 9Научных Сотрудников 2525 Всего Сотрудников Средний возраст, лет 2 Разрабатываемых систем электроники Женщин 6 Техников 75 В том числе кандидатов наук 1616 Мужчин Изданных печатных работ Работающих экспериментальных установок с электроникой ОРЭ/ЛРЭ 10 Выступлений на конференциях и семинарах 4 В том числе – на семинаре ОФВЭ 0 Лаборатория радиоэлектроники- 2010

FQPFMP Тематические группы : 5 Тематических групп – 18 чел Поддержка экспериментов CMS, LHCb, D0 etc CMS-CSC Track Finder ATLAS-TRT Self Trigger CROS3 Readout HV Systems TS Initial Структура Лаборатории радиоэлектроники Монтажный участок 3 чел Группа комплектации 3 чел Производственные группы

CMS-EMU Track Finder : Головцов В.Л., Уваров Л.Н. FQPFMP СROS3 Readout ( LAND, SC150/ HISP,TS…) Головцов В.Л., Уваров Л.Н., Яцюра В.И. Спириденков Э.М., Уваров С.Л., Лобачёв Е.А. ATLAS-TRT Self Trigger: Головцов В.Л., Уваров Л.Н., Яцюра В.И. TS Initial Спириденков Э.М., Грузинский Н.В., Яцюра В.И. Уваров С.Л., Неустроев П.В. Денисов А.С. Поляков В.В. Основные тематические группы HV Systems Волков С.С., Исаев Н.Б., Сергеев Л.О. Бондарев С.В., Мыльникова А.В. Орищин ЕМ.

CMS CSC Track Finder History Track Finder разработан для мюонного триггера CMS. Реализован как 12 Процессоров, каждый из которых идентифицирует до 3 лучших мюонных треков в 60-градусном азимутальном секторе. Анализирует входные примитивные треки (сегменты) от индивидуальных камер, восстанавливает полные треки по четырём камерам, измеряет поперечный импульс Pt выпуск первого Прототипа (SP01), отладка и тест Август 2001 : новое идеологическое решение – реализация второго прототипа Процессора на одной сверхбольшой микросхеме FPGA. Кардинальное улучшение характеристик – выпуск Прототипа SP02, отладка и тест 2005 – выпуск пилотной серии SP05 и массовое производство SP – выпуск Прототипа SP04, отладка и тест FQPFMP 2006 – отладка и тест Модулей SP05, связь с DAQ, развитие Firmware – отладка в составе распределённой мюонной триггерной системы, связь с DAQ, DT, GMT, развитие Firmware, пробный пучковый запуск 2009 – модификация Firmware, подготовка к пучковому запуску в составе распределённого мюонного триггера, первые пучковые данные Серийные модули Процесcора 2010 – набор данных 7 ТэВ, модификация Firmware, модификация Software

CSC Track Finder Data Rate FQPFMP 1 АLCT - cardsAFE - cards 12 SP05- modules TTC- module On-Chamber Electronics: 37 bytes/BX/Chamber 6064 Copper Cables Peripheral Crates: 12 Bytes/BX/Sector 180 Optical Cables Track Finder Crate: 16 Bytes/BX/CSC 4 SCSI-II Cables 1 9 ТМВ- modules 700 GByte/s 30 Gbyte/s 640 Mbyte/s 6060 Mounted jn Discs in UXC Counting House in USC MPC- modules To Global Trigger Crate MS- module

CMS CSC Track Finder Timing 2010 CMS CSC Track Finder Timing 2010 FQPFMP A very nice timing at CSCTF input. Good synchronization timing between CSC & DT.

FQPFMP CSC Track Finder DQM Quality Tests. A very good agreement between Data & Emulator.

CMS EMU Track Finder 2010 CMS EMU Track Finder 2010 FQPFMP Pt assignment in golden eta region 1.2 < η < 2.1 The plateau decreased w.r.t the an increase on P t threshold. It might be due to pt cut not well optimized? Needs more improvements…

FQPFMP P t assignment in the overlap (CSC/DT) and High eta regions Overlap eta region: η 1.2 in 2010 We expect a significant improvement due to - fix of DT/CSC communication -> good resolution in Δ - using _bend from DT stubs We would expect a better resolution using the new P T LUTs. High eta region: η > 2.1 in 2010 Taking in to account 3 link readout system in ME1/1a station to get 90% efficiency needs to: Assign the P T _Max from any 3 possible combinations This will be true only if we manage to control the rate for low P T tracks contribution needs Min_Bias Monte Carlo study … Critical region:

CSC TF Firmware updates CSC TF Firmware updates New Firmware for 2011: Implement all possible track combinations between DT and CSC stubs in the overlap region (0.9 < | | < 1.2): DT and (ME1 or ME2 or ME3) DT-ME1 and (ME2 or ME3) DT-ME2-ME3 Currently we have only 2 tracks combined between DT/CSC which are: 1.DT-ME1-ME2, 2.DT-ME2 Implement an additional zero suppression to avoid any increase in the rate at 100KHz (the firmware is ready, needs to be tested) :

CSC TF Plan 2011 Plans for 2011 New firmware. Update P T LUT Assignment. Ghost cancellation issue at high eta. CSCTF Efficiency improvement. Emulator/Data CSCTF quantities implementation in to L1 online DQM.

ATLAS-TRT Self Trigger L1 Trigger TRT-TTC System : 48 9U VME Modules TRT-TTC Self Trigger – 6U VME Crate Stand Alone DAQ Extrapolation Unit (8 Sectors 90 Degree Each) Track Assembling Unit (4 Sectors 180 Degree Each) Track Sorting Unit 1856 «Fast OR» Signals Drift Tube Channels Barrel End-cap Триггер предназначен для отбора первого уровня с использованием трековой информации сигналов «Быстрое ИЛИ» подсистемы ATLAS-TRT. Анализирует входные данные в пределах имеющихся географических зон детектора, определяет примитивные треки по сегментам, восстанавливает полные треки, сортирует их по критерию качества и вырабатывает сигнал триггерного решения Уникальная особенность – обеспечение самозапуска в период регистрации космических мюонов во время отладки и запланированных остановок Физические задачи – события pp ppe+e- с экстремально малым переданным импульсом и др. 48 Transition Boards Self Trigger Equipment

Self Trigger-ATLAS History Октябрь 2007 – доклад-предложение Проекта в ЦЕРНе. Уточнение технического задания и плана на 2007 г. Июль начало проектирования в соответствии с начатым финансированием ( Госконтракт К325) Этап 2007 – создание прототипа тестового стенда для исследования треков подсистемой ATLAS-TRT Этап 2008 – создание прототипа Self Trigger для подключения к модулям системы TRT-TTC (Госконтракт К 494, К148) Этап запуск прототипа Self Trigger с подключением к модулям системы TRT-TTC

Self Trigger Transition Board – AST_TB Receives 40 (36) Fast OR signals from TRT-TTC module Provides alignment and digitizing of Fast OR signals by Clob Clock, which come from TF board Provides primitive coincidence logic for geometrical zone, limited by 40 (36) FOR signals Translates 20 bits as 2 best primitive segments to TF Module by two Serializers Programmable Delay FIFO 5 ns step, 256 step range Programmable Gate FIFO 25 ns step, 16 step range

Self Trigger Track Finder / Track Sorter Combined Board – AST_TF As TF: Provides two best track segments for geometrical zone limited by 320 FOR signals Extrapolates pairwise combinations of track segments. A successful extrapolation is assigned when two stubs lie within allowed windows of the geometrical coordinates Examines successfully extrapolated track segments to see if a larger track can be formed (track assembling). A list of selected tracks is sent then for final selection As TS : Provides final trigger decision according to track finder algorithm Sorts pairwise combinations of track candidates. A successful best candidate is assigned for final decision

Self Trigger PCI Interface/ Buffer PCI System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz Optical Duplex Channel Connector Trigger RJ45 Connector Serial Data Channel RJ-45 Connector Xilinx 3XC3S200 FPGA PCI 32-bit Connector

СROS3 Комплекс Систем Считывания Detector 1 Digitizer Serializer/ Deserializer Concentrator L1-1 (Track Finder ) L1 System Buffer 1 Front-End 1 L2 System Processor T2 PCI Bus: 130 MByte/ sec Custom Electronics In Counting Room Standard Electronics T1 (Clock) Custom Electronics On/Near Detector Optical Link 2 Gb/ sec Copper Link 100Mb/sec Detector N Concentrator L2-1 (Track Finder ) Optical Link 2 Gb/sec Pre-Amp Front-End 16 Digitizer Serializer/ Deserializer Pre-Amp Digitizer Serializer/ Deserializer Concentrator L1-1 (Track Finder ) Front-End 1 Copper Link 100Mb/sec Pre-Amp Front-End 16 Digitizer Serializer/ Deserializer Pre-Amp Level 0 Level 1 Level 2 Level 3 В экспериментальных установках применяется 4 разновидности систем CROS3

СROS3_DC Изделия AD_FE16 16 –Channel Amplifier/Digitizer: Based on ASD_Q + FPGA * Peaking time 7 ns * Operational Threshold 2-3 fC * Double pulse resolution 20 ns * Power Consumption 30 mW/ch * Programmable Delay 10 ns step * Programmable Gate 2.5 ns step CCB_16G Concentrator (GSI Option): * 16 In-Out LVDS Serial Links 100 Mb/ s rate * Optical Finisar 2.1 GB/s Transceiver * GSI GTB Adapter Optional * Power Consumption ~300 mW CSB System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz 512- канальная система CROS3_DC с двумя дрейфовыми камерами C ноября 2006 работает в установке LAND (GSI) Рекламаций не поступало Продолжение работы в 2011

СROS3_B - SFB/ TR-16/B1 Spectrometer (Bonn) AD16_B 16 –Channel Amplifier/Digitizer: Based on discrete elements + FPGA * Peaking time 7 ns * Operational Threshold 2-3 fC * Double pulse resolution 20 ns * Power Consumption 30 mW/ch * Programmable Delay 10 ns step * Programmable Gate 2.5 ns step CCB_B Concentrator : * 16 In-Out LVDS Serial Links 100 Mb/ s rate * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW CSB_B System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz Discrete Option instead of ASD_Q Всего к выпущено и установлено 2500 каналов 2008 – каналов 2010 – 400 каналов + дополнительно 48 каналов для тестирования прототипа дрейфовой камеры запуск

СROS3_PWC Система Считывания 16_AD: 16 –Channel Amplifier/Discriminator Based on GMP-16_G ASIC * Peaking time 30 ns * Minimum Threshold 7 fC * Double pulse resolution 80 ns * Power Consumption 30 mW/ch CCB_16 Concentrator: * 16 In-Out LVDS Serial Links Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz CSB System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz CDR_ 96 – 96 Channel Digitizer: * Six 16_AD Cards on Board * Serial LVDS Link * Programmable Delay 10 ns step * Programmable Gate 10 ns step * 100 MHz Digitizing Clock * Power Consumption 500 mW Детекторная Сборка на 96 каналов 2300 каналов системы на пучке НЭС в Измерительном зале с Декабря 2007 г – Продолжение поддержки системы + дополнительное производство ССВ16

СROS3_TS Структура 16 – Channel Amplifier/Digitizer: Based on discrete elements + FPGA * Peaking time 7 ns * Operational Threshold 15 fC * ADC per channel 10 bit resolution * Programmable Delay 10 ns step * Time measurement 2.5 ns step CCB_B Concentrator : * 16 In-Out LVDS Serial Links 100 Mb/ s rate * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW CSB_B System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz 2010 – 48 канальная система изготовлена и установлена на камере LHCb 2011 – эксплуатация 16- Channel Amplifier 4- Channel Digitizer

CROS3_TS применение CROS3_TS применение 12 STP CAT5 Cables CROS3 NIM – LVDS Adapter Optical Cable ~ 75 m Computer PCI-Bus CROS3 – PCI Interface CROS3 – LVDS Trigger Line PWC - TEST CROS3_TS Front-end 1 PWC - PROFILER STP CAT5 Cable CROS3 Concentrator Reset Clock Trigger Busy Beam Position Beam Counting Room Redesign CROS3_TS Front-end 2 CROS3_TS Front-end 3 CROS3_PWC Front-end Trigger System Scintillators

CROS3 _TS на Тестовом стенде CROS3 _TS на Тестовом стенде Тестовый стенд камер LHCb

Разработка TS Триггерной системы и более того 4-канальный осциллограф LeCroy WS-64Xs-A полоса пропускания 600 МГц, частота дискретизации 2.5 ГГц память 10 Мб/ канал 18-канальный логический анализатор LeCroy MS-250 тактовая частота входных сигналов 250 МГц частота дискретизации 1 ГГц, память 10 Мб/канал Создание базы для разработки модулей общего применения современного уровня (аналоговая обработка сигналов детекторов, триггеры 0 и 1 уровня, системы счетчиков, амплитудный и временной анализ и т.д.) Базовый стандарт 6U VME Этап 2010 – плата Триггерной системы TS с мезонинной картой программируемой логики + USB2 Этап изучение возможностей базового элемента интерфейса EZ USB FX2L 68013A На базе мезонинной карты, как пример приложения сделан интерфейсPC-USB2- CC (PC CAMAC) Разработаны первые версии firmware и software для РС/NB /Windows XP2 и продемонстрировано их функционирование на стенде

CMS/ LHCb Система Высоковольтного Питания CMS/ LHCb Система Высоковольтного Питания Интерфейсная Карта 1 Системный Источник Питания 9 Головных Дистрибьютеров в Евро-Крейте 1 PCI- Магистраль Ethernet Port Головной Процессор USB Port Интерфейсная Карта 5 Интерфейсная Карта 6 USB-GPIB Системная Магистраль 1 Системная Магистраль 2 Системная Магистраль 6 72 Высоковольтных Кабеля SCADA (DIM Server) До 2500 Высоковольтных Кабелей VGA Port Система предназначена для высоковольтного питания многосегментных камер Два уровня распределения и регулирования напряжения питания : Головной и Удалённый Система обеспечивает индивидуальное регулирование и мониторирование напряжения, мониторирование тока и напряжения в каждом сегменте Нелинейная шкала измерения : до 1 мкА 50 nA, более 1 мкА 10% Точность измерения и регулирования напряжения: 50 V Диапазон регулирования напряжения группы 36 и более каналов – в пределах 4 KV Диапазон индивидуального регулирования – в пределах 1KV 9 Удалённых Дистрибьютеров в Евро-Крейте 2 9 Удалённых Дистрибьютеров в Евро-Крейте 9 Распределение Уровень 1 Распределение 1 72 Уровень 2

CMS/ LHCb Система Высоковольтного Питания CMS/ LHCb Система Высоковольтного Питания : Производство 2000 каналов Системы (LHCb ~ 50%) и Устройства Параллельного Подключения Камер Октябрь 2005: Выигрыш тендера у CAEN на производство системы в 2000 каналов для LHCb 2008: Установка и отладка Системы в ЦЕРНе Головной ДистрибьюторУдалённый ДистрибьюторИнтерфейсная Карта 2009: Отладка на пучке, производство дополнительно 200 каналов Системы Создание программного обеспечения для уточнения калибровочных таблиц : Производство каналов Системы UFL/PNPI CMS Июнь 2003: Выигрыш тендера у CAEN на производство системы в каналов для CMS : Установка и отладка Системы в ЦЕРНе ….: Возможно производство оставшихся 2000 каналов (при наличии средств)

LHCb Система Высоковольтного Питания LHCb Система Высоковольтного Питания каналов Высоковольтной системы LHCb Возможный сценарий производства основе план-графика Н. Бондаря Февраль – Сентябрь Производство плат, приобретение евромеханики: - 1 февраля – 30 марта 2.Монтаж плат и модулей : - 30 марта – 15 августа 3.Тест модулей - 30 апреля – 15 сентября 4. Отправка в ЦЕРН – 15 сентября