FQPFMP Всего сотрудников 25 Научных сотрудников 9 Из них кандидатов наук 1 Инженеров 10 Техников 6 Женщин 9 Мужчин 16 Средний возраст, лет 56.5 Находящихся в эксплуатации систем электроники 9 Разрабатываемых систем электроники 2 Изданных печатных работ 125 Выступлений на конференциях, семинарах 4 В том числе на семинаре ОФВЭ 1

FQPFMP CMS-CSC Track Finder ATLAS-TRT Self Trigger CROS3 Readout HV Systems TS Initial Поддержка Экспериментов: LHCb, D0 etc Тематические группы : 5 групп, 16 человек Производственные группы: 2 группы, 7 человек Группа комплектации: 3 чел Монтажный участок: 4 чел

1. CMS-EMU Track Finder : Головцов В.Л., Уваров Л.Н. FQPFMP 5. TS Initial Спириденков Э.М., Грузинский Н.В., Яцюра В.И. Уваров С.Л., Неустроев П.В. Денисов А.С. Поляков В.В. 4. HV Systems Волков С.С., Исаев Н.Б., Сергеев Л.О. Бондарев С.В., Мыльникова А.В. Орищин ЕМ. 2. ATLAS-TRT Self Trigger: Головцов В.Л., Уваров Л.Н., Яцюра В.И., Грузинский Н.В. 3. СROS3 Readout ( LAND, SC150/ HISP,TS…) Головцов В.Л., Уваров Л.Н., Яцюра В.И. Спириденков Э.М., Уваров С.Л., Лобачёв Е.А.

Track Finder разработан для мюонного триггера CMS. Реализован как 12 Процессоров, каждый из которых идентифицирует до 3 лучших мюонных треков в 60-градусном азимутальном секторе. Анализирует входные примитивные треки (сегменты) от индивидуальных камер, восстанавливает полные треки по четырём камерам, измеряет поперечный импульс Pt выпуск первого Прототипа (SP01), отладка и тест Август 2001 : новое идеологическое решение – реализация второго прототипа Процессора на одной сверхбольшой микросхеме FPGA. Кардинальное улучшение характеристик – выпуск второго Прототипа (SP02) отладка и тест 2005 – выпуск пилотной серии SP05 и массовое производство SP – выпуск третьего Прототипа (SP04), отладка и тест FQPFMP 2006 – отладка и тест Модулей SP05, связь с DAQ, развитие Firmware – отладка в составе распределённого мюонного триггера, связь с DAQ, DT, GMT, развитие Firmware, пробный пучковый запуск 2009 – модификация Firmware, подготовка к пучковому запуску в составе распределённого мюонного триггера, первые пучковые данные Серийные модули Процесcора 2010 – набор данных 7 ТэВ, развитие Firmware, модификация Software 2011 – продолжение набора данных 7 ТэВ, развитие Firmware, модификация Software Track Finder History

60 FQPFMP 1 АLCT - cardsAFE - cards 12 SP05- modules TTC- module On-Chamber Electronics: 37 bytes/BX/Chamber 6064 Copper Cables Peripheral Crates: 12 Bytes/BX/Sector 180 Optical Cables Track Finder Crate: 16 Bytes/BX/CSC 4 SCSI-II Cables 1 9 ТМВ- modules 700 GByte/s 30 Gbyte/s640 Mbyte/s 6060 Mounted jn Discs in UXC Counting House in USC MPC- modules To Global Trigger Crate MS- module Level 0 : 25 MHz Level 1: 100 KHz

Very Stable Hardware: 12 SPs in the System at Point 5. 6 working spares. 3 spares have disconnected BGA corner balls due to mechanical deformation of the boards Stable Firmware: Firmware updates - Feb 04, Mar 22, Sep 15: - Implement all possible track combinations between DT and CSC stubs in the overlap region (0.9 < | | < 1.2): - new SR LUTs to fix inefficiency at endcap minus for η < possibility triggering where ME1/1a chambers are dead - zero suppression data format for 100 KHz rate 99.99% uptime during physics running Only a few bugs during data taking (21.08, 25.05, 23.04)

FQPFMP Hardware emulator disagreement less then 0.15%

Planning to use new CSC_TF data format with extra zero suppression - DDU CSC_TF couldnt handle rate of 105 kHz with current CSC_TF data format. Buffer was full by 80% > dead time ~ 100 % kHz is not L1 rate at which we suppose to run but if pile up increase we got events with average higher size - new data format should handle with such rate and more Planning to review PT_LUTs for 2012 data taking using the data of all three Muon Detectors

Drift Tube Channels Barrel ATLAS-TRT Subsystem TRT-TTC Self Trigger End-cap TTC Regional Track Finder L1 Global Track Finder 6U VME Crate 1856 «Fast OR» Signals TB 1 Local Track Segment TF 1 TF 8 TS 48 TRT-TTC Modules Физические задачи: Реакции ppppe+e- с экстремально малым переданным импульсом. Поперечное сечение этого процесса может быть посчитано с достаточно высокой точностью, что позволит измерить светимость установки ATLAS при работе ускорителя LHC с точностью в несколько процентов. Поиск сильно ионизирующих частиц, таких как магнитный монополь, Q-balls etc Триггер по множественности в центральной области. А также - отладка работы детектора TRT в режиме самозапуска при регистрации частиц космического излучения. DAQ TB 8 TB 41 TB 48

Октябрь 2007 – доклад-предложение Проекта в ЦЕРНе. Уточнение технического задания и плана на 2007 г. Июль начало проектирования в соответствии с начатым финансированием ( Госконтракт К325) Этап 2007 – создание прототипа тестового стенда для исследования треков подсистемой ATLAS-TRT Этап 2008 – создание прототипа Self Trigger для подключения к модулям системы TRT-TTC : 8 модулей AST_TB, 1 модуль AST_TF (Госконтракт К 494, К148)

Receives 40 (36) Fast OR signals from TRT-TTC module Provides alignment and digitizing of Fast OR signals by Clob Clock, which come from AST_TF board Provides primitive coincidence logic for geometrical zone, limited by 40 (36) FOR signals Translates 20 bits as 2 best segments to TF Module by two Serializers Programmable Delay FIFO 5 ns step, 256 step range Programmable Gate FIFO 25 ns step, 16 step range Main FPGA Input Connector Serializer/ Deserializer Output Connector

As TF: Provides two best track segments for geometrical zone limited by 320 FOR signals Extrapolates pairwise combinations of track segments. A successful extrapolation is assigned when two stubs lie within allowed windows of the geometrical coordinates Examines successfully extrapolated track segments to see if a larger track can be formed (track assembling). A list of selected tracks is sent then for final selection As TS : Provides final trigger decision according to track finder algorithm Sorts pairwise combinations of track candidates. A successful best candidate is assigned for final decision VME Interface Deserializers In/ Out Connectors Main FPGA Optical Transceiver TTC Adapter

PCI System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz Optical Duplex Channel Connector Trigger RJ45 Connector Serial Data Channel RJ-45 Connector Xilinx 3XC3S200 FPGA VME Master

Испытания прототипа Self Trigger в ЦЕРН - Выпуск пилотной серии модулей Self Trigger - Начало производства системы Self Trigger TRT коллаборация организовала рабочую группу по созданию Fast-OR трекового триггера с участием ПИЯФ Производство и тестирование системы Self Trigger в ПИЯФ - Тестирование системы Self Trigger в ЦЕРН - Подключение системы к детектору Основное финансирование проекта - МНиТ Запуск и полномасштабное испытание системы Self Trigger

В экспериментальных установках применяется 4 разновидности систем CROS3 PWC DC Concentrator L1_0 Preamp/ Digitizer L0 Concentrator L1_1 PCI System Interface/ Buffer L2 DAQ Trigger L1 TTC DC

AD_FE16 16G, AD_FE16B –Channel Amplifier/Digitizers: G_ Option based on ASD_Q + FPGA, B_ Option based on Discrete Components + FPGA * Peaking time 7 ns * Operational Threshold 2-3 fC * Double pulse resolution 20 ns * Power Consumption 30 mW/ch * Programmable Delay 10 ns step * Programmable Gate 2.5 ns step CCB_16G Concentrator : * 16 In-Out LVDS Serial Links 100 Mb/ s rate * Optical Finisar 2.1 GB/s Transceiver * GSI GTB Adapter (GSI Optional) * Power Consumption ~300 mW CSB System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz 512- channel CROS3_G is working at LAND (GSI), since channel CROS3_B is starting at SFB/TR-16/B1 Spectrometer (Bonn)

16_AD: 16 –Channel Amplifier/Discriminator Based on GMP-16_G ASIC * Peaking time 30 ns * Minimum Threshold 7 fC * Double pulse resolution 80 ns * Power Consumption 30 mW/ch CCB_16 Concentrator: * 16 In-Out LVDS Serial Links Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz CSB System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz CDR_ 96 – 96 Channel Digitizer: * Six 16_AD Cards on Board * Serial LVDS Link * Programmable Delay 10 ns step * Programmable Gate 10 ns step * 100 MHz Digitizing Clock * Power Consumption 500 mW Детекторная Сборка на 96 каналов 2300 каналов системы на пучке НЭС в Измерительном зале с Декабря 2007 г – система установлена в DESY (OLYMPUS)

16 – Channel Amplifier/Digitizer: Based on discrete elements + FPGA * Peaking time 7 ns * Operational Threshold 15 fC * ADC per channel 10 bit resolution * Programmable Delay 10 ns step * Time measurement 2.5 ns step CCB_B Concentrator : * 16 In-Out LVDS Serial Links 100 Mb/ s rate * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW CSB_B System Interface/ Buffer: * PCI 32-bit Interface * Trigger LVDS Input * Optical Finisar 2.1 GB/s Transceiver * Power Consumption ~300 mW * Digitizing Clock 100 MHz 2010 – 48 канальная система изготовлена и установлена на камере LHCb 2011 – эксплуатация системы 16- Channel Amplifier 4- Channel Digitizer

Тестовый стенд камер LHCb Адапптер выполнен на основе микроконтроллера CY7C68013A Предназначен для подключения КАМАК крейт-контроллера к персональному компьютеру через шину USB-2 в высокоскоростном режиме. Программное обеспечение адаптера позволяет обращаться к контроллеру из программ, разработанных под управлением операционных систем, совместимых с Windows XP в интегрированной среде Microsoft Visual C++ v6.

Variable Gain Amplifier VCA8500 Data Converter ADS5282 9x9mm QFN-64 8-Channel, Ultralow-Power, Variable Gain Amplifier with Low-Noise Pre-Amp 12-bit Octal-Channel ADC 65 MSPS Low Noise: 0.8nV/ Hz 65mW/Channel Preamp: 20dB Fixed Gain Variable Gain Amplifier: Gain Control Range: 46dB Selectable PGA Gain: 20dB, 25dB, 27dB, 30dB 12-bit, 65MSPS 77 mW/Channel Analog In. Full - Scale Range: 2VPP Prog. Digital Gain: 0dB to 12dB Serialized DDR LVDS Output Семейство АЦП 65MSPS и восьмиканальный усилитель VCA8500 с изменяемым коэффициентом усиления образуют законченный тракт обработка сигналов, пригодный для считывания координатных детекторов (DC, Straw, MCSC …) Вариант 1 - конструирование ASIC, но … Вариант2 - прикладная электроника для медицины и средств коммуникации Фирма Texas Instruments производит экономичные АЦП для медицинской рентгенографии, беспроводных коммуникаций, видеооборудования и т.д. Для привязки к данному детектору требуется входной каскад, а для триггерных импульсов - дополнительный дискриминатор В 2011 г. закуплен комплект микросхем на 48 каналов и специальный отладочный комплекс. Ведутся исследования. Планируется сделать прототип для TS LHCb

ML 605 – отладочный набор на базе FPGA Virtex6 512 МБ DDR3 SO DIMM 32МБ параллельной (BPI) Flash 8 разъемов PCI-Express 10/100/1000 Ethernet PHY разъем трансивера SFP Два слота расширения FMC (LPC и HPC) Встроенная цепь конфигурации Блок System ACE CF с картой памяти Compact Flash 2ГБ SP605 – отладочный набор на базе FPGA Spartan6 В отладочный набор входит отладочная плата, среда разработки ISE Design Suite Logic Edition, полный комплект документации, включающий демо для начала работы, а также комплект интерфейсных кабелей и блок питания. Обеспечивается полная техническая поддержка разработчика с возможностью загрузки эскизных проектов

До 9 Интерфейсных Карт До 9 Головных Дистрибьютеров в Евро-Крейте PCI- Магистраль Головной Процессор USB Port USB-GPIB До 9 Управляющих Линия До 72 Высоковольтных Кабелей До 2500 Высоковольтных Кабелей Система обеспечивает индивидуальное регулирование и мониторирование напряжения, мониторирование тока и напряжения в каждом сегменте Нелинейная шкала измерения : до 1 мкА 50 nA, более 1 мкА 10% Точность измерения и регулирования напряжения: 50 V Диапазон регулирования напряжения группы 36 и более каналов – в пределах 4 KV Диапазон индивидуального регулирования – в пределах 1KV До 8 Евро-Крейтов До 9 Удалённых Дистрибьюторов в Крейте Системный Источник Питания

CMS/ LHCb HV History CMS/ LHCb HV History : Производство 2000 каналов Системы (LHCb ~ 50%) и Устройства Параллельного Подключения Камер Октябрь 2005: Выигрыш тендера у CAEN на производство системы в 2000 каналов для LHCb 2008: Установка и отладка Системы в ЦЕРНе Головной ДистрибьюторУдалённый ДистрибьюторИнтерфейсная Карта : Отладка на пучке, производство дополнительно 200 каналов Системы Создание программного обеспечения для уточнения калибровочных таблиц : Производство каналов Системы UFL/PNPI CMS Июнь 2003: Выигрыш тендера у CAEN на производство системы в каналов для CMS : Установка и отладка Системы в ЦЕРНе Производство второй очереди Системы LHCb на 2000 каналов (10 Головных Дистрибьюторов, 56 Удалённых Дистрибьюторов)