2007Архитектура ЭВМ1 VII. Элементы и узлы ЭВМ Триггеры Одноступенчатый асинхронный RS-триггер Триггер – логический элемент, который может находиться в одном из двух устойчивых состояний. S, J – входы установки триггера в «1». R, K – входы установки триггера в «0». T – счетный вход триггера. D – информационный вход триггера D C – вход синхронизации Q – прямой выход триггера Q – инверсный выход триггера Триггеры - по логике: RS, D, T, JK - по способу приема: Асинхронные, Синхронные, Одноступенчатые, Двухступенчатые

2007Архитектура ЭВМ2 Одноступенчатый синхронный RS-триггер Двухступенчатый синхронный RS-триггер

2007Архитектура ЭВМ3 T-триггер D-триггер

2007Архитектура ЭВМ4 JK-триггер J(t)K(t)Q(t+1)Режим 00Q(t)Хранение 010 Установка «0» 101 Установка «1» 11Q(t)Инверсия

2007Архитектура ЭВМ5 RS-триггер на основе JK- триггера D-триггер на основе JK- триггера Синхронный T-триггер на основе JK-триггера Асинхронный T-триггер на основе JK-триггера

2007Архитектура ЭВМ6 Динамические триггеры DV-триггер Схема DV- триггера Диаграмма работы DV-триггера

2007Архитектура ЭВМ7 Схема трех триггеров

2007Архитектура ЭВМ8 Регистры Регистром называется устройство, предназначенное для запоминания слова, а также для выполнения над словом некоторых логических преобразований. Операции, выполняемые регистром: - Сброс (установка в 0); - Прием слова (запись); - Выдача слова (чтение); - Сдвиг слова (сдвиг вправо, влево, циклический сдвиг); - Преобразование параллельного кода в последовательный; - Поразрядные логические операции.

2007Архитектура ЭВМ9 Условное обозначение универсального регистра

2007Архитектура ЭВМ10 Схема сдвигового регистра

2007Архитектура ЭВМ11 Счетчики Счетчиком называется узел ЭВМ, предназначенный для подсчета входных сигналов. Модуль счета: число возможных состояний счетчика. Классификация счетчиков. По способу счета: суммирующие, вычитающие, реверсивные. По модулю счета: двоичные, десятичные, …. По способу распространения переноса: с параллельным переносом, с последовательным переносом, с групповой структурой. По способу синхронизации: асинхронные, синхронные. По режиму работы: для подсчета входных сигналов, для деления частоты.

2007Архитектура ЭВМ … Q1Q2Q3Q4X сч перенос Таблица состояний

2007Архитектура ЭВМ13 Счетчик с последовательным переносом Диаграмма работы (прямой счет)

2007Архитектура ЭВМ14 Счетчик с параллельным переносом Диаграмма работы

2007Архитектура ЭВМ15 Построение счетчиков с произвольным модулем счета Метод управляемого сброса Построить счетчик с модулем счета M=9. Состояния счетчика 0..M-1,0….

2007Архитектура ЭВМ16 Метод модификации связей Построить счетчик с модулем счета M=7. Состояния счетчика 0,2,3..7,0,2…(состояние «1» пропущено). Таблица функционирования счетчика Q(t)Q(t+1) Функции возбуждения J2K2J1K1J0K x1x0x 0110xx01x 1001xx1x1 101x00x1x 110x01xx1 111x0x01x 000x1x1x1

2007Архитектура ЭВМ17 Минимизация функций возбуждения

2007Архитектура ЭВМ18 Схема счетчика

2007Архитектура ЭВМ19 Дешифраторы Дешифратором называется комбинационная схема, преобразующая код, подаваемый на входы, в сигнал на одном из выходов. Статический риск: кратковременное изменение сигнала, который должен остаться неизменным. Динамический риск: многократное переключение элемента вместо ожидаемого однократно.

2007Архитектура ЭВМ20 Наращивание размерности дешифраторов

2007Архитектура ЭВМ21 Мультиплексоры Мультиплексором называется комбинационная схема, осуществляющая передачу сигнала с одной из входных информационных линий на выход.

2007Архитектура ЭВМ22 Наращивание размерности мультиплексоров

2007Архитектура ЭВМ23 Пример построения автомата с помощью мультиплексоров

2007Архитектура ЭВМ24 Компаратор Компаратором называется комбинационная схема, определяющая отношение между двумя словами.

2007Архитектура ЭВМ25 Сумматоры Сумматором называется узел ЭВМ, выполняющий арифметическое сложение кодов чисел. S i =a i b i c i-1 U a i b i c i-1 Ua i b i c i-1 U a i b i c i-1 c i = a i b i c i-1 U a i b i c i-1 U a i b i c i-1 U a i b i c i-1 = a i b i U a i c i-1 U b i c i-1 Полусумматор выполняет арифметическое сложение кодов двух чисел. Сумматор выполняет арифметическое сложение кодов двух чисел с учетом переноса в младший разряд.

2007Архитектура ЭВМ26 Схема одноразрядного сумматора Схема параллельного сумматора с последовательным переносом Схема параллельного сумматора с параллельным переносом

2007Архитектура ЭВМ27 Схема сумматора с условным переносом

2007Архитектура ЭВМ Макроячейки; 2 - Внешние контактные площадки; 3 - Буферные ячейки. Структура базовых матричных кристаллов

2007Архитектура ЭВМ29 Типовые структуры макроячеек 1 - Базовые ячейки (БЯ); 2 - Промежутки между БЯ для прокладки трасс (транзитные соединения).

2007Архитектура ЭВМ30 Программируемые логические матрицы

2007Архитектура ЭВМ31 Программируемая матричная логика

2007Архитектура ЭВМ32 Классификация ИС по способу обеспечения функциональности

2007Архитектура ЭВМ33 Эволюция ПЛИС

2007Архитектура ЭВМ34 Классификация ПЛИС по типу программируемых связей

2007Архитектура ЭВМ35 Архитектура сложных программируемых логических устройств (CPLD)

2007Архитектура ЭВМ36 Программируемые вентильные матрицы (FPGA)

2007Архитектура ЭВМ37 Структура блока типа SLICEL F1F2DM7CINSCOUT (CIN) (CIN) D = Ai xor Bi, M7 = Ai and Bi S = D xor CIN

2007Архитектура ЭВМ38 V.II Основы языка VHDL (Very high speed integration circuits Hardware Description Language) Стандарт VHDL-87, Стандарт VHDL-93, Стандарт VHDL-AMS Язык VHDL используется для: - описания поведения цифровых устройств во времени и при изменении входных воздействий; - описания структуры цифровых устройств с различной степенью детализации (на системном и блочном уровнях, на уровне регистровых передач, на уровне вентилей); - моделирования цифровых устройств; - описания тестовых воздействий при моделировании устройств; - автоматизации преобразования исходного описания схемы в описание на более низком уровне (вплоть до вентильного уровня). Стили описания: - поведенческий стиль, при котором для описания проекта используются причинно-следственные связи между событиями на входах устройства и событиями на его выходах (без уточнения структуры); - структурный стиль описания, при котором устройство представляется в виде иерархии взаимосвязанных простых устройств (подобно стилю, принятому в схемотехнике); - потоковый стиль описания устройства основан на использовании логических уравнений, каждое из которых преобразует один или несколько входных информационных потоков в выходные потоки.

2007Архитектура ЭВМ39 Примеры описания устройств на языках VHDL и Verilog Динамический D-триггер (flip-flop with positive edge clock). VHDL описание library ieee; use ieee.std_logic_1164.all; entity registers_2 is port(C, D, CLR : in std_logic; Q : out std_logic); end registers_2; architecture archi of registers_2 is begin process (C, CLR) begin if (CLR = '1')then Q

2007Архитектура ЭВМ40 V.III Основы языка Verilog HDL Verilog был разработан фирмой Gateway Design Automation в 1984 г Стандарт Verilog LRM (Language Reference Manual), IEEE принят в 1995 году Verilog и VHDL VHDL обладает большей универсальностью и может быть использован не только для описания моделей цифровых электронных схем, но и для других моделей. Из-за своих расширенных возможностей VHDL проигрывает в эффективности и простоте, то есть на описание одной и той же конструкции в Verilog потребуется в 3– 4 раза меньше символов (ASCII), чем в VHDL. Как и VHDL, Verilog изначально предназначался для моделирования цифровых систем и как средство описания синтезируемых проектов стал использоваться с 1987 г. В настоящее время ведущие пакеты синтеза систем на ПЛИС, такие как продукты фирм Synopsis, Caddence, Mentor Graphics, многих производителей ПЛИС, поддерживают синтез с описания на языке Verilog. Создавать свои типы данных в Verilog нельзя. Основной тип данных для синтезируемых описаний: целое integer (32-битовое со знаком). В Verilog могут быть использованы специфические объекты (UDP, Specify- блоки), не имеющие аналогов в VHDL, а также многочисленные функции PLI (Program Language Interface).

2007Архитектура ЭВМ41 Динамический D-триггер (flip-flop with positive edge clock). Verilog описание module v_registers_2 (C, D, CLR, Q); input C, D, CLR; output Q; reg Q; C or posedge CLR) begin if (CLR) Q

2007Архитектура ЭВМ42 Буфер с третьим состоянием (buft). VHDL описание entity three_st_1 is port(T : in std_logic; I : in std_logic; O : out std_logic); end three_st_1; architecture archi of three_st_1 is begin process (I, T) begin if (T='0') then O

2007Архитектура ЭВМ43 Буфер с третьим состоянием (buft). Verilog описание module v_three_st_1 (T, I, O); input T, I; output O; reg O; or I) begin if (~T) O = I; else O = 1'bZ; end //Variant 2 assign O = (~T) ? I: 1'bZ; endmodule

2007Архитектура ЭВМ44 Счетчик с разрешением счета (Counter). VHDL описание library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counters_5 is port(C, CLR, CE : in std_logic; Q : out std_logic_vector(3 downto 0)); end counters_5; architecture archi of counters_5 is signal tmp: std_logic_vector(3 downto 0); begin process (C, CLR) begin if (CLR='1') then tmp

2007Архитектура ЭВМ45 Счетчик с разрешением счета (Counter). Verilog описание module v_counters_5 (C, CLR, CE, Q); input C, CLR, CE; output [3:0] Q; reg [3:0] tmp; C or posedge CLR) begin if (CLR) tmp

2007Архитектура ЭВМ46 Сдвиговый регистр с последовательной загрузкой (Shift register with serial in and parallel out). VHDL описание library ieee; use ieee.std_logic_1164.all; entity shift_registers_5 is port(C, SI : in std_logic; PO : out std_logic_vector(7 downto 0)); end shift_registers_5; architecture archi of shift_registers_5 is signal tmp: std_logic_vector(7 downto 0); begin process (C) begin if (C'event and C='1') then tmp

2007Архитектура ЭВМ47 module v_shift_registers_5 (C, SI, PO); input C,SI; output [7:0] PO; reg [7:0] tmp; C) tmp

2007Архитектура ЭВМ48 Дешифратор (Decoder). VHDL описание library ieee; use ieee.std_logic_1164.all; entity decoders_1 is port (sel: in std_logic_vector (2 downto 0); res: out std_logic_vector (7 downto 0)); end decoders_1; architecture archi of decoders_1 is begin res

2007Архитектура ЭВМ49 module v_decoders_1 (sel, res); input [2:0] sel; output [7:0] res; reg [7:0] res; or res) begin case (sel) 3'b000 : res = 8'b ; 3'b001 : res = 8'b ; 3'b010 : res = 8'b ; 3'b011 : res = 8'b ; 3'b100 : res = 8'b ; 3'b101 : res = 8'b ; 3'b110 : res = 8'b ; default : res = 8'b ; endcase end endmodule Дешифратор (Decoder). Verilog описание

2007Архитектура ЭВМ50 Архитектура ПЛИС типа SOPC Варианты реализации библиотечных блоков: Soft - ядра. Firm - ядра. Hard – ядра. Назначение ядер: Память (ОЗУ, FIFO, кэш-память, …). АЛУ (умножители, …). Интерфейсная логика (JTAG, PCI, SPI, UART, …). МП и МК.