Структурная схема 8-разрядного микропроцессора регистр флагов F ДШК РК АЛУ ВРВА А М SP IP СИД БА БД устройство управления 8 88 8 РОН 88 88 16 16 A15-A0. - презентация

1 Структурная схема 8-разрядного микропроцессора регистр флагов F ДШК РК АЛУ ВРВА А М SP IP СИД БА БД устройство управления РОН A15-A0 D7-D0 F1 F2 RESET READY HOLD INT WAIT HLDA INTE DBIN WR SYNC

2 Структурная схема содержит: устройство управления (УУ), дешифратор команд (ДШК), регистр команд (РК), арифметико-логическое устройство (АЛУ), аккумулятор (А), временной аккумулятор (ВА), временной регистр (ВР), регистр флагов F, блок 8-разрядных регистров общего назначения (РОН), мультиплексор, указатель стека (Stack Pointer SP), указатель команд (Instruction Pointer IP), буферный регистр адреса (БА), буферный регистр данных (БД), схему инкремента/декремента (С ИД).

3 Основные линии шины управления Fl, F2 вход двух неперекрывающихся последовательностей импульсов синхронизации; RESET вход сигнала начальной установки (сброса); READY вход сигнала готовности внешнего устройства или памяти к обмену; WAIT выход сигнала подтверждения ожидания; HOLD вход сигнала запроса прямого доступа к памяти (ПДП) или запроса захвата шин; HLDA (HoLD Acknowledge) выход сигнала подтверждения прямого доступа к памяти; INT (INTerrupt) вход сигнала запроса прерывания; INTE (INTerrupt Enable) выход сигнала разрешения прерывания; DBIN (Data Bus IN) выход сигнала чтения; WR (WRite) выход сигнала записи; SYNC (SYNChronization) выход сигнала синхронизации;

4 Программной моделью МП называется совокупность программно-доступных регистров, т.е. тех регистров, содержимое которых можно прочитать или изменить с помощью команд В программную модель 8-разрядного МП входят аккумулятор, РОН, регистр флагов, указатель стека и указатель команд. В программную модель 8-разрядного МП входят аккумулятор, РОН, регистр флагов, указатель стека и указатель команд.

5 четыре режима адресации операндов Прямая адресация. В этом режиме второй и третий байты команд содержат адрес операнда. Регистровая адресация. В мнемонике команды указывается РОН, в котором находится операнд. Непосредственная адресация. В этом режиме во втором и третьем байтах команды указывается 8- или 16-битовый операнд. Операнд в этом случае находится в памяти программ. Косвенная регистровая адресация. В команде указывается регистр (или пара регистров), содержащий адрес ячейки памяти.

6 Пример командного цикла 8- разрядного МП машинный цикл М - интервал, на протяжении которого осуществляется одно обращение процессора к памяти или к внешнему устройству. машинный такт T - интервал, на протяжении которого выполняется элементарное действие (микрооперация) в процессоре Цикл выборки Цикл исполнения М1М2 М3 Командный цикл

7 типы машинных циклов ВЫБОРКА (чтение первого байта команды): ЧТЕНИЕ ПАМЯТИ (чтение второго и третьего байтов команды, чтение операнда); ЗАПИСЬ В ПАМЯТЬ; ЧТЕНИЕ СТЕКА; ЗАПИСЬ В СТЕК; ВВОД данных из внешнего устройства; ВЫВОД данных на внешнее устройство; ПРЕРЫВАНИЕ;ОСТАНОВ; ПРЕРЫВАНИЕ ПРИ ОСТАНОВЕ.

8 Байты состояния для различных типов машинных циклов Разряд шины данных Тип машинного цикла ВЫБОРКА ЧТЕНИЕ ПАМЯТИ ЗАПИСЬ В ПАМЯТЬ ЧТЕНИЕ СТЕКА ЗАПИСЬ В СТЕК ВВОДВЫВОДПРЕРЫВАНИЕОСТАНОВ ПРЕРЫВАНИЕ ПРИ ОСТАНОВЕ D0D0D0D Dl D2D2D2D D3D3D3D D4D4D4D D5D5D5D D6D6D6D D7D7D7D

9 Цикл ВЫБОРКА (ЧТЕНИЕ ПАМЯТИ) T1T2 T3 Tw T4 T5 байт состояния код команды или данные F1 F2 A15-A0 D7-D0 SYNC READY DBIN WAIT адрес z-состояние

10 Последовательность действий МП в режиме прерывания Прием запроса прерывания и блокирование входа запроса прерывания. Прием команды rst v. Сохранение адреса возврата (содержимого указателя команд) в стеке. Формирование адреса подпрограммы обслуживания запроса.

11 Структурная схема микропроцессора i8086 AHAL BHBL CHCL DHDL BP SP SI DI буферные регистры флагиАЛУ СУ и С сумматор CS DS SS ES IP регистры связи БШ РОН AX BX CX DX Операционное устройство Шинный интерфейс внешняя шина

12 Графическое изображение БИС МП i8086 NMI INTR CLK RESET READY TEST MN/MX HLDA RQ/GT1 HOLD RQ/GT0 GND GND Ucc AD0AD1AD2AD3AD4AD5AD6AD7AD8AD9AD10AD11AD12AD13AD14AD15 A16/ST3 A17/ST4 A18/ST5 A19/ST6 BHE/ST7 RD WR(LOCK) M/IO(ST2) DT/R(ST1) DEN(ST0) ALE(QS0) INTA(QS1) CPU

13 Организация памяти, при которой каждому адресу соответствует содержимое одной ячейки памяти, называется линейной.

14 сегментная организация памяти, характеризуется тем, что программно доступной является не вся память, а лишь некоторые сегменты, т.е. области памяти. Внутри сегмента используется линейная адресация.

15 Формирование физического адреса СегментSeg Физический адрес СмещениеEA

16 Расположение сегментов в пространстве памяти 1Мбайт 64 Кбайт CS : 0000 DS : 0000 SS : 0000 ES : 0000 сегмент кодов сегмент данных сегмент стека дополнительный сегмент CS : 0000 DS : 0000 SS : 0000 ES : 0000 IP EA SP EA 1 Мбайт без перекрытия с частичным перекрытием

17 Программная модель МП i8086 AH BH CH DH SP BP SI DI CS DS ES SS IP X регистры данных регистры указатели 150 сегментные регистры 150 указатель команд 150 XXXOFDFIFTFSFZFXAFXPFXCF AL BL CL DL AX BX CX DX регистр флагов

18 Регистр флагов хранит признаки результатов выполнения арифметических и логических операций и управляющие признаки.

19 Типы косвенной адресации операндов Базовая адресация. Эффективный адрес операнда ЕА вычисляется суммированием содержимого базовых регистров ВХ или ВР и смещения (8- или 16-разрядного знакового числа). В частном случае смещения может не быть. Индексная адресация. При индексной адресации в качестве адреса смещения используется сумма содержимого индексных регистров SI или DI и смещения в виде числа. Базово-индексная адресация. Эффективный адрес операнда ЕА равен сумме содержимого базовых регистров ВХ или ВР, индексных регистров SI или DI и смещения некоторого числа, задаваемого в команде. Заметим, что числовое смещение может отсутствовать. Базовая и индексная адресации применяются для обращения к элементам одномерного массива, базово-индексная к элементам двумерного массива.

20 Циклы ЧТЕНИЕ и ЗАПИСЬ МП i8086 в минимальном режиме

21 Карта векторов прерываний

22 Типы прерываний