Тема: Триггер и сумматор. Сумматор двоичных чисел Полусумматор. При сложении двух двоичных цифр образуется сумма в данном разряде и при этом возможен. - презентация

1 Тема: Триггер и сумматор

2 Сумматор двоичных чисел Полусумматор. При сложении двух двоичных цифр образуется сумма в данном разряде и при этом возможен перенос в старший разряд. слагаемыеперено с сумма АВРS Таблица сложения одноразрядных двоичных чисел с учетом переноса в старший разряд выглядит следующим образом

3 Перенос можно реализовать с помощью операции логического умножения: р = А & В. Для определения суммы можно применить следующее логическое выражение: S = (А v В) & (А & В). Построим схему полусумматора АВАВ И р = А & В НЕ A&B ИЛИ А v В И S = (А v В) & (А & В). АВРS

4 Полный одноразрядный сумматор p i p i-1 a n……… a i a i-1… a 0 b n ………b i b i-1 …b 0 S n+1 S n …S i S i-1 …S 0 + слагаемые Перен ос из млад шего разря да пере нос сумм а ABP0P0 PS P=(A&B)+(A&P 0 )+(B&P 0 ) S=(A+B+P 0 )&P S=(A+B+P0)&P 0 +(A&B&P 0 )

5 P=(A&B)+(A&P 0 )+(B&P 0 ) S=(A+B+P 0 )&P S=(A+B+P 0 )&P 0 +(A&B&P 0 ) Построим схему сумматора

6 Многоразрядный сумматор процессора состоит из полных одноразрядных сумматоров. На каждый разряд ставится одноразрядный сумматор причем выход (перенос) сумматора младшего разряда подключен ко входу сумматора старшего разряда.

7 Триггер. Важнейшей структурной единицей оперативной памяти компьютер, а также внутренних регистров процессора является триггер. Триггер может находиться в одном из двух устойчивых состояний, что позволяет запоминать, хранить и считывать 1 бит информации.

8 Схема триггера : входывыход SR 00Q Для записи 1 бит на вход S подается 1, на выходе Q в этом случае устанавливается 1. этот сигнал будет устойчиво хранится в триггере. Для того чтобы сбросить бит данных и подготовиться к новому биту на вход R подается 1 и триггер возвратиться к состоянию 0

9 Задание Построить функциональные схемы для логических выражений: (А+В)С А В +СА А(А+В+С) На дом: выучить конспект наизусть