Средства автоматизированного проектирования цифровых интегральных схем "КОМПЬЮТЕРНЫЕ ТЕХНОЛОГИИ В НАУЧНЫХ ИССЛЕДОВАНИЯХ" Литература: Бибило П.Н. Синтез. - презентация

1 Средства автоматизированного проектирования цифровых интегральных схем "КОМПЬЮТЕРНЫЕ ТЕХНОЛОГИИ В НАУЧНЫХ ИССЛЕДОВАНИЯХ" Литература: Бибило П.Н. Синтез логических схем с использованием языка VHDL, М.: Изд. ЛКИ 2007, 328 стр. Савельев О.Ю. Соловьев А. К. Методические указания по курсу САПР интегральных схем, М.:МЭИ С. Мурога Системное проектирование сверхбольших интегральных схем, М.: Мир Армстронг Д. Р. Моделирование цифровых систем на языке VHDL, М.: Мир, Steven M. Rubin Computer Aids for VLSI Design. Интернет адрес:

2 Классификация специализированных ИС (СпИС) ASIC (a-sick) - application-specific integrated circuit Применение СПИС обеспечивает следующие преимущества: - Сокращение габаритов устройства. (Применение СПИС позволяет снизить количество ИС, уменьшить размер печатных плат и тем самым сократить габариты всего устройства.) - Повышение технических характеристик. Уменьшение количества ИС приводит к повышению системного быстродействия и сокращению потребляемой мощности. - Повышение надежности. Так как вероятность ошибки или поломки устройства прямо пропорциональна количеству ИС, надежность устройств, использующих СПИС, значительно возрастает. - Обеспечение защиты разработки. Так как скопировать устройство, содержащее СПИС, значительно сложнее (а иногда практически невозможно), чем устройство на стандартных компонентах, применение СПИС позволяет обеспечить авторские права разработчика. - Повышение гибкости модификации. Так как модификация СПИС не требует, как правило, переработки остальных узлов, пере разводки печатных плат и т.д., возможности отладки и модификации устройства значительно Повышаются.

3 История интеграции: - small-scale integration (SSI, ~10 gates per chip, 60s), -medium-scale integration (MSI, ~100–1000 gates per chip, 70s), -large-scale integration (LSI,~1000–10,000 gates per chip, 80s), -very large-scale integration (VLSI, ~10,000–100,000 gates per chip, 90s), -ultralarge scale integration (ULSI, ~1M–10M gates per chip) История технологии: биполярная технология и TTL предшествовала MOS-технологии из-за трудностей создания nMOS; Внедрение комплементарных MOS (CMOS, не cMOS ) сильно уменьшило мощность. Истоки ASICs: стандартные части, первоначально используемые при проектировании микроэлектронных систем, постепенно заменялись логическим ИС малой степени интеграции, заказными ИС, DRAM и SRAM. ИС делается на пластине, на которой создается схема путем применения в техпроцессе соответствующего числа масок. Число масок для создания межсоединений и определяет различия между полностью заказной и программируемой ASIC/

4

5

6

7

8

9

10

11 Полностью заказные ASICs Все маски слоев полностью заказныеare для full-custom ASIC. Full-custom позволяет достичь наивысшую производительность и наименьшую стоимость (наименьшие размеры кристалла) Однако увеличивается время разработки, стоимость и сложность Микропроцессоры – полностью заказные, однако разработчики все больше обращаются к полу заказной технике проектирования. full-custom ICs or ASICs требуется для for high-voltage (automobile), analog/digital (communications), а также для sensors and actuators.

12 ASICs на стандартных ячейках cell-based ASIC (CBICsea- bick) стандартные ячейки Все маски слоев заказные - и транзисторы и межсоединения Могут быть внедрены заказные блоки Время разработки до 8 недель.

13

14 Разводка CBIC

15 Поток проектирования design flow Поток проектирования последовательность шагов проектирования ASIC 1. Ввод данных проекта. Использование ЯОА(HDL) или схемный ввод. 2. Логический синтез. Результат- список соединений логических ячеек. 3. Разбиение системы на СПИС - части. 4. Моделирование. Проверка функциональной корректности. 5. Размещение блоков из списка соединений на кристалле. 6. Размещение ячеек в блоке. 7. Разводка. Создание соединений между ячейками яблоками. 8. Экстракция. Определение сопротивлений и емкостей соединений. 9. Моделирование. Проверка работоспособности после учета нагрузок соединений

16

17 Области и уровни абстракции при проектировании СПИС Y-диаграмма Gajski-Kuhn

18

19

20 Этапы физического проектирования

21 Цели Изучение синтаксиса и семантики VHDL Моделирование цифровых систем на разных уровнях абстракции используя VHDL Изучение инструментов, позволяющих проводить синтез и моделирование, используя Дать представление о процессе проектирования ASIC and FPGA Поток проектирования Процесс конвертации идеи в кристалл - VLSI Design Process. VLSI Design Process Flow последовательность шагов поток проектирования Инструменты - CAD (Computer Aided Design) САПР

22 Типичные шаги при проектировании цифровой ИС

23 Иерархия уровней и областей абстракции Структурная область Набор примитивных компонент Соединение примитивов для образования больших компонент Поведенческая область Компоненты определяются по их отклику на входное воздействие. Компоненты могут быть реализованы различными образом. Уровни абстракции Система СБИС Регистры Вентили Схема Кристалл

24 Уровень кремния

25 Схемный уровень

26 Регистровый уровень

27 Уровень вентильный

28 Уровень СБИС

29 Системный уровень

30 Поведенческое Структурное Текстовое описание Алгоритмическое Поток данных ЛОГИКА СХЕМА Топология Система СБИС Регистры Вентили Схема Топология на кристалле

31

32 1/1 Представление проекта рисунком Блок -диаграмма Диаграмма состояний

33

34 Временная диаграмма

35 Таблица состояний

36 Схема

37 Описание на VHDL architecture DATAFLOW of TWO_CON is signal Y1, Y0: BIT; begin STATE: block(( CLK = 1 and not CLK STABLE) or R = 0) begin Y1 <= guarded 0 when R = 0 else X; Y0 <= guarded 0 when R = 0 else 1; end block STATE; Z <= Y0 and ((not Y1 and not X) or (Y1 and X)); end DATAFLOW;

38 Применение языков описания аппаратуры (HDL) Application of HDLs (2)

39 Графика Текст Таблицы Проверка достоверности: Проверка функционирования путем симуляции Обеспечение входных воздействий Проверка отклика Моделирование Испытательный стенд Воздействие/отклик Спецификация: Описание требований к системе

40

41 Concepts of VHDL Концепции VHDL Выполнение присваиваний: Последовательное Параллельное Методологии: Модульность Иерархичность Абстрактность

42 Разработка специализированной интегральной схемы (ASIC)

43 Уровни абстракций при проектировании ИС Поведенческий уровень Логический уровень Топологическийуровень -уровень

44 Уровни абстракции и VHDL

45 Description of Abstraction Levels Description of Abstraction Levels Описание уровней абстракции

46 Behavioral Description in VHDL

47 RT Level in VHDL

48 Gate Level in VHDL

49 Information Content of Abstraction Levels

50 Modularity and Hierarchy Partitioning in several partial designs Restrict complexity Enable teamwork Study of alternative implementations Soft macros Simulation models