ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ Федеральное государственное образовательное учреждение высшего профессионального образования Сибирский федеральный. - презентация

1 ФЕДЕРАЛЬНОЕ АГЕНТСТВО ПО ОБРАЗОВАНИЮ Федеральное государственное образовательное учреждение высшего профессионального образования Сибирский федеральный университет Кафедра «Электропривод и автоматизация промышленных предприятий» Красноярск, 2008

2 Микропроцессорная техника

3 УДК004.3 ББК М57 Авторы: В. Б. Молодецкий, М. В. Кривенков, А. Н. Пахомов, С. В. Кудашев, А. А. Лопатин Электронный учебно-методический комплекс по дисциплине «Микропроцессорная техника» подготовлен в рамках инновационной образовательной программы «Инновационно-образовательный центр технологий поддержки жизненного цикла и качества продукции», реализованной в ФГОУ ВПО СФУ в 2007 г. Рецензенты: Красноярский краевой фонд науки; Экспертная комиссия СФУ по подготовке учебно-методических комплексов дисциплин М57Микропроцессорная техника. Презентационные материалы. Версия 1.0 [Электронный ресурс] : наглядное пособие / В. Б. Молодецкий, М. В. Кривенков, А. Н. Пахомов и др. – Электрон. дан. (5 Мб). – Красноярск : ИПК СФУ, – (Микропроцессорная техника : УМКД / рук. творч. коллектива В. Б. Молодецкий). – 1 электрон. опт. диск (DVD). – Систем. требования : Intel Pentium (или аналогичный процессор других производителей) 1 ГГц ; 512 Мб оперативной памяти ; 5 Мб свободного дискового пространства ; привод DVD ; операционная система Microsoft Windows 2000 SP 4 / XP SP 2 / Vista (32 бит) ; Microsoft PowerPoint 2003 или выше. ISBN (комплекса) ISBN (пособия) Номер гос. регистрации в ФГУП НТЦ «Информрегистр» от г. (комплекса) Номер гос. регистрации в ФГУП НТЦ «Информрегистр» от г. (пособия) Настоящее издание является частью электронного учебно-методического комплекса по дисциплине «Микропроцессорная техника», включающего учебную программу, учебное пособие, методические указания по лабораторным работам, контрольно-измерительные материалы «Микропроцессорная техника. Банк тестовых заданий». Представлена презентация (в виде слайдов) теоретического курса «Микропроцессорная техника». Предназначено для студентов направления подготовки бакалавров «Электроэнергетика и электротехника» укрупненной группы «Энергетика». © Сибирский федеральный университет, 2008 Рекомендовано к изданию Инновационно-методическим управлением СФУ Разработка и оформление электронного образовательного ресурса: Центр технологий электронного обучения информационно-аналитического департамента СФУ; лаборатория по разработке мультимедийных электронных образовательных ресурсов при КрЦНИТ Содержимое ресурса охраняется законом об авторском праве. Несанкционированное копирование и использование данного продукта запрещается. Встречающиеся названия программного обеспечения, изделий, устройств или систем могут являться зарегистрированными товарными знаками тех или иных фирм. Подп. к использованию Объем 5 Мб Красноярск: СФУ, , Красноярск, пр. Свободный, 79

4 4 Оглавление 1. Предмет и основные понятия микропроцессорной техники 2. Структура типичной микроЭВМ 3. Формирование сигналов на системной магистрали 4. Архитектура восьмиразрядного микропроцессора 5. Микросхемы шинных формирователей 6. Микросхемы дешифраторов и демультиплексоров 7. Микросхемы памяти 8. Постоянные запоминающие устройства 9. Оперативные запоминающие устройства 10. Подсистемы памяти 11. Параллельный интерфейс 12. Подсистемы ввода вывода 13. Последовательный интерфейс 14. Программируемый контроллер прерываний 15. Программируемый контроллер прямого доступа к памяти 16. Программируемый таймер

5 5 1. Предмет и основные понятия микропроцессорной техники

6 Предмет и основные понятия микропроцессорной техники 6 Предмет изучения дисциплины На сегодняшний день средства микропроцессорной техники применяются для решения самых разнообразных задач в области сбора и обработки данных, систем автоматического управления и др. Все более востребованными становятся специалисты со знаниями микропроцессорной техники. Дисциплина рассматривает: 8-разрядный микропроцессор КР580ВМ80 – основные характеристики, структура, система команд; микросхемы среднего и высокого уровня интеграции микропроцессорного комплекта КР580, дополняющие микропроцессор.

7 Предмет и основные понятия микропроцессорной техники 7 Для рассмотренных элементов микропроцессорной техники приводятся: их структура, принципы функциони- рования, режимы работы, взаимодействие с другими узлами микроЭВМ, порядок программирования, таблицы истинности, временные диаграммы и др. Микропроцессорный комплект КР580 во много раз уступает современным микропроцессорным системам. Но был выбран потому, что наиболее прост для изучения, на нем легко проследить основные принципы работы микропроцессора и остальных узлов микроЭВМ. Более того, основные принципы, заложенные в этом комплекте, применяются в самых современных на сегодняшний день микропроцессорных системах. Предмет изучения дисциплины

8 Предмет и основные понятия микропроцессорной техники 8 Элементную базу цифровых устройств составляют интегральные схемы (ИС). Со времени их изобретения ИС постоянно совершенствуются и усложняются. Характе- ристикой сложности ИС является уровень интеграции. По уровню интеграции ИС подразделяют: на МИС (малые ИС) – логические элементы И, ИЛИ, И–НЕ и пр.; СИС (средние ИС) – регистры, счетчики, дешиф- раторы, сумматоры, шинные формирователи и пр.; БИС, СБИС (большие, сверх большие ИС) – микро- процессоры, программируемые контроллеры и пр. Такие схемы содержат тысячи и миллионы логических элемен- тов в одном кристалле. Уровни интеграции микросхем

9 Предмет и основные понятия микропроцессорной техники 9 Микропроцессором (МП) называют построенное на одной (реже на нескольких) БИС/СБИС программно- управляемое устройство, осуществляющее процесс обработки информации и управление им. МП является основным устройством обработки информации в микропроцессорной системе (или микроЭВМ). Микропроцессорная система (МПС) реализует выполнение заданной программы и содержит в своем составе микропроцессор, память, устройства ввода/вывода и интерфейсные схемы. Микропроцессоры и МПС универсальны, поскольку при решении различных задач изменяется реализуемая программа, а их структура остается неизменной. Понятие и назначение микропроцессора

10 Предмет и основные понятия микропроцессорной техники 10 По типу системы команд микропроцессоры делятся: на CISC-процессоры (Complex Instruction Set Computer). Они имеют так называемую сложную систему команд, т. е. большой набор разноформатных команд при использовании многих способов адресации. RISC-процессоры (Reduced Instruction Set Computer). Такие процессоры имеют сокращенную систему команд. Исключены редко применяемые команды. VLIW-процессоры (Very Long Instruction Word). Особенность таких процессоров заключается в использовании очень длинных команд (16 и более байт). Классификация микропроцессоров

11 Предмет и основные понятия микропроцессорной техники 11 По типу архитектуры, или принципу построения, различают МПС с принстонской архитектурой и МПС с гарвардской архитектурой. Первые МПС строились по принстонской архитектуре, в которой память для команд и данных является общей. Достоинства этой архитектуры: простота, возможность оперативного перераспределения памяти между областями хранения команд и данных. Недостаток – последовательная во времени выборка из памяти команд и данных, передаваемых по одной и той же системной шине, что ограничивает производительность МПС. В гарвардской архитектуре память разделена на память команд и память данных, причем каждая из них имеет собственную шину для общения с процессором. Это усложняет архитектуру, но повышает производительность МПС. Разновидности МПС

12 Предмет и основные понятия микропроцессорной техники 12 Кроме понятий «микропроцессор» и «микропроцессор- ная система» существует также понятие «микропро- цессорный комплект». Микропроцессорным комплектом называют совокупность БИС/СБИС, пригодных для совместного применения в составе МПС (например, микропроцессорный комплект отечественного производ- ства КР580). Понятие микропроцессорного комплекта задает номенклатуру микросхем с точки зрения возможностей их совместного применения (совместность по архитектуре, электрическим параметрам, конструктив- ным признакам и др.) Понятие микропроцессорного комплекта

13 Предмет и основные понятия микропроцессорной техники 13 Микроконтроллеры (МК) – разновидность микропро- цессорных систем, ориентированных на реализацию алгоритмов управления техническими устройствами и технологическими процессами. Микроконтроллер значительно проще универсальной микроЭВМ. Прежде всего, МК в сравнении с универсаль- ной микроЭВМ характеризуется меньшим объемом и быстродействием памяти, менее разработанным сос- тавом внешних устройств. Сегодня выпускаются 8-, 16- и 32-разрядные микроконтроллеры фирм Intel, Atmel, Motorola, Microchip, Zilog и др. Понятие и назначение микроконтроллера

14 14 2. Структура типичной микроЭВМ

15 Структура типичной микроЭВМ 15 Структура микроЭВМ является магистрально- модульной. В такой структуре имеется группа магистралей (шин), к которым подключаются различные модули (блоки), обменивающиеся между собой информацией по одним и тем же шинам поочередно. К такой структуре можно отнести трехмагистральную микроЭВМ. Общие сведения

16 Структура типичной микроЭВМ 16 Структура трехмагистральной микроЭВМ Control Bus – шина управления Основные сигналы CB ПЗУОЗУ Порт ввода Порт вывода Address Bus – шина адреса Data Bus – шина данных Микропроцессор

17 Структура типичной микроЭВМ 17 Шина представляет собой набор электрических проводников, объеди- ненных функционально и часто физически. Шины объединяют все функциональные блоки микроЭВМ и обеспечивают обмен данными. В составе типичной микроЭВМ выделяют три типа шин: AB (Address Bus) – шина адреса; DB (Data Bus) – шина данных; CB (Control Bus) – шина управления. n – разрядность шины (число проводников) Система шин микроЭВМ n a n-1 a n-2 a0a0

18 Структура типичной микроЭВМ 18 Шина адреса (AB) предназначена для однозначного определения элемента микроЭВМ (например, ячейки памяти или устройства ввода/вывода) и является однонаправленной. Шина данных (DB) служит для обмена данными между элементами микроЭВМ (двунаправленная). Шина управления (CB) предназ- начена для согласования работы элементов микроЭВМ. В структуре трёхмагистральной микроЭВМ приведены 4 сигнала шины управления: – MEMR (Memory Read) – сигнал чтения из памяти; – MEMW (Memory Write) – сигнал записи в память; – I/OR (Input/Output Read) – сигнал чтения из ВУ; – I/OW (Input/Output Write) – сигнал записи во ВУ. Система шин микроЭВМ

19 Структура типичной микроЭВМ 19 Микропроцессор (МП) – функционально законченное устройство, работающее по программе, подаваемой на ее вход. МП в микроЭВМ является центральным узлом по обработке информации. МП вырабатывает большинство управляющих сигналов микропроцессор- ной системы, выдает адреса ячеек памяти, адреса устройств ввода/вывода, из которых следует считывать или записывать данные. Микропроцессор ведет обмен данными практически со всеми узлами микроЭВМ и осуществляет за ними контроль. Микропроцессор

20 Структура типичной микроЭВМ 20 Память микроЭВМ представляет собой совокупность регистров (ячеек), предназначенных для хранения информации в двоичной форме. Каждая ячейка имеет уникальный адрес, что обеспечивает возможность доступа к ней. Адрес представляет собой двоичное слово, длина которого определяет количество ячеек, которое может быть адресовано. Совокупность всех адресов образует адресное пространство микроЭВМ. Если в AB m разрядов, то объем адресного пространства M = 2 m. Память имеет две классические разновидности: постоянное запоминающее устройство (ПЗУ) и оперативное запоминающее устройство (ОЗУ). Память микроЭВМ

21 Структура типичной микроЭВМ 21 Порты ввода/вывода выполняют роль посредника между микроЭВМ и внешними устройствами. Как и ячейки памяти, порты имеют адрес, что позволяет иметь множество портов в составе одной микроЭВМ. Роль портов могут выполнять микросхемы буферных регистров, микросхема программируемого парал- лельного интерфейса и др. Порты ввода/вывода

22 22 3. Формирование сигналов на системной магистрали

23 Формирование сигналов на системной магистрали 23 Адресация – только часть процесса управления памятью и внешними устройствами (ВУ). Кроме адресов требуются стробы чтения и записи (RD и WR), задающие направление обмена, сигналы разрешения работы CS. В системном интерфейсе используется система из четырех сигналов: сигнала чтения из памяти MEMR, записи в память MEMW, чтения из ВУ I/OR и записи во ВУ I/OW. Все эти сигналы имеют активный низкий уровень и представляют собой отрицательный импульс: Основные управляющие сигналы t U Пассивный Активный

24 Формирование сигналов на системной магистрали 24 Упрощенная схема чтения данных из памяти микропроцессором: Чтение данных из памяти CPU A DIO MEMR ROM (RAM) A DO RD AB DB

25 Формирование сигналов на системной магистрали 25 Временные диаграммы чтения данных из памяти микропроцессором: Событие 1 – микропроцессор выставляет на AB адрес нужной ячейки. Чтение данных из памяти

26 Формирование сигналов на системной магистрали 26 Временные диаграммы чтения данных из памяти микропроцессором: Событие 2 – с некоторой задержкой вырабатывается отрицательный импульс чтения из памяти. Чтение данных из памяти

27 Формирование сигналов на системной магистрали 27 Временные диаграммы чтения данных из памяти микропроцессором: Событие 3 – память дешифрирует адрес ячейки и выставляет ее содержимое на DB. Чтение данных из памяти

28 Формирование сигналов на системной магистрали 28 Временные диаграммы чтения данных из памяти микропроцессором: Событие 4 – импульс чтения возвращается в пассивное состояние. Длительность импульса должна быть достаточной, чтобы память успела выставить на DB содержимое адресованной ячейки, а микро- процессор их считать. Чтение данных из памяти

29 Формирование сигналов на системной магистрали 29 Временные диаграммы чтения данных из памяти микропроцессором: События 5, 6 – состояние шин A и D может вновь измениться. Чтение данных из памяти

30 Формирование сигналов на системной магистрали 30 Состояние шины стабильно Изменение состояния шиныПереход с высокого уровня на низкий (с 1 на 0) Переход с низкого уровня на высокий (с 0 на 1) Пояснения к временным диаграммам

31 Формирование сигналов на системной магистрали 31 Упрощенная схема записи данных в память микропроцессором: Запись данных в память CPU A DIO MEMW RAMRAM A DIODIO WR AB DB

32 Формирование сигналов на системной магистрали 32 Временные диаграммы записи данных в память микропроцессором: События 1, 2 – микропроцессор выставляет на AB адрес нужной ячейки, одновременно (или с некоторой задержкой), микропроцессор выставляет на DB данные, подлежащие записи. Запись данных в память

33 Формирование сигналов на системной магистрали 33 Временные диаграммы записи данных в память микропроцессором: Событие 3 – микропроцессор вырабатывает отрицательный импульс записи. Запись данных в память

34 Формирование сигналов на системной магистрали 34 Временные диаграммы записи данных в память микропроцессором: Событие 4 – через задержку, достаточную для надёжной записи в память, импульс записи в память прекращается. Запись данных в память

35 Формирование сигналов на системной магистрали 35 Временные диаграммы записи данных в память микропроцессором: События 5, 6 – состояние шин D и A может вновь измениться. Запись данных в память

36 Формирование сигналов на системной магистрали 36 Упрощенная схема чтения данных микропроцессором из внешнего устройства (ВУ) через порт: Чтение данных из порта ввода CPU A DIO I/OR Port A DO RD AB DB DIDI ВУ

37 Формирование сигналов на системной магистрали 37 Временные диаграммы чтения данных из порта ввода: Временные диаграммы чтения данных из порта ввода те же, что и для чтения данных из памяти, с той лишь разницей, что управляющий сигнал чтения из порта обозначается, как I/OR. Чтение данных из порта ввода

38 Формирование сигналов на системной магистрали 38 Упрощенная схема записи данных микропроцессором во внешнее устройство через порт: Запись данных в порт вывода CPU A DIO I/OW Port A DIDI WR AB DB DODO ВУ

39 Формирование сигналов на системной магистрали 39 Временные диаграммы записи данных в порт вывода: Временные диаграммы записи данных в порт вывода схожи с временными диаграммами записи данных в память. Отличием является обозначение управляющего сигнала записи в порт (I/OW). Запись данных в порт вывода

40 40 4. Архитектура восьмиразрядного микропроцессора

41 Архитектура восьмиразрядного микропроцессора 41 Микропроцессор (МП) КР580ВМ80 (аналог МП Intel 8080) представляет собой 8-разрядное центральное процессорное устройство параллельной обработки данных. Конструктивно БИС процессора КР580ВМ80 выполнена в корпусе с 40 выводами, из которых 16 приходится на шину адреса, 8 – на шину данных, 4 – на подключение питания, а все остальные – на линии шины управления. Применяются подобные МП в системах управления различной аппаратурой, где их возможностей хватает для решения поставленных задач. Краткая характеристика микропроцессора КР580ВМ80

42 Архитектура восьмиразрядного микропроцессора 42 Структура МП КР580ВМ80 Accumulator Temporary Register Temporary Accumulator Arithmetic-Logic UnitDecimal Adjust Register Flags CarryParity Auxiliary CarryZeroSign Stack Pointer Program Counter Increment/ Decrement Instruction Register

43 Архитектура восьмиразрядного микропроцессора 43 Адресное пространство с прямой адресацией данного процессора составляет 2 16 = 64 Кбайт памяти. Микропроцессоры с 8-разрядной шиной данных имеют 4 режима адресации операндов: прямая; регистровая; непосредственная; косвенная регистровая. Выполнение команд в микропроцессоре КР580ВМ80

44 Архитектура восьмиразрядного микропроцессора 44 Каждая команда в МП выполняется на протяжении командного цикла. Командный цикл состоит из нескольких машинных циклов (M). В команде может быть от одного до пяти машинных циклов, в зависимости от формата команды и способа адресации операндов. Каждый машинный цикл представляет собой цикл обращения к системной магистрали: выборку очеред- ного байта команды или данных из памяти, запись в память, ввод или вывод данных. Выполнение команд в МП M1M1M2M2Mn... Командный цикл n = 1 … 5

45 Архитектура восьмиразрядного микропроцессора 45 Машинный цикл, в свою очередь, разбивается на некоторое количество машинных тактов (T), на протяже- нии каждого из которых выполняется элементарное действие (микрооперация) в процессоре. Количество тактов в цикле определяется кодом команды и лежит в пределах от 3 до 5. Выполнение команд в МП M1M2Mn... Командный цикл T1... m=3…5T2Tm

46 Архитектура восьмиразрядного микропроцессора 46 Продолжительность такта задается периодом импульсов синхронизации и определяется как интервал времени между фронтами двух соседних импульсов последовательности F1. Выполнение команд в МП

47 Архитектура восьмиразрядного микропроцессора 47 В зависимости от действий, выполняемых МП, различают следующие типы машинных циклов: выборка (чтение первого байта команды); чтение памяти (чтение второго и третьего байтов команды, чтение операнда); запись в память; чтение стека; запись в стек; ввод данных из внешнего устройства; вывод данных во внешнее устройство; прерывание; останов; прерывание при останове. Выполнение команд в МП

48 Архитектура восьмиразрядного микропроцессора 48 Цикл выборка (чтение памяти)

49 49 5. Микросхемы шинных формирователей

50 Микросхемы шинных формирователей 50 Часто к системной шине необходимо подключать несколько устройств, что создает проблему возник- новения конфликтов на шине. Соответственно, при наличии нескольких приемников нагрузка на источник увеличивается. Эти проблемы можно решить с помо- щью микросхем, имеющих выходы с тремя состояниями, называемыми шинными формирователями. Шинный формирователь

51 Микросхемы шинных формирователей 51 Элементы с тремя состоя- ниями кроме выходов 0 и 1 имеют третье состояние выхода: Z- состояние, состояние высокого импеданса, состояние низкой проводимости, в котором выход- ной ток пренебрежительно мал. Выходной каскад с третьим состоянием может быть построен на ТТЛ(Ш)- или КМОП-элементах. Выходной каскад на КМОП-элементах Таблица истинности работыГрафическое обозначение Элементы с тремя состояниями

52 Микросхемы шинных формирователей 52 выходы типа третье состояние можно соединять параллельно (при соблюдении условия, что в любой момент времени активным может быть только один из них. В этом случае остальные выходы не мешают активному формированию сигнала в точке соединения выходов. Эта возможность позволяет применять такие элементы для формирования систем с распределенной шиной, в которых несколько источников информации подключаются к одной линии связи); быстродействие; высокая нагрузочная способность. Преимущества элементов с тремя состояниями

53 Микросхемы шинных формирователей 53 Шинные формирователи различаются: по разрядности; направлению передачи (одно или двунаправленные); типу передачи сигнала (в прямом или инверти- рованном виде); типу разрешающего сигнала (прямой или инвер- сный); электрическим параметрам. Микросхемы шинных формирователей

54 54 Условно графическое изображение микросхемы шинного формирователя Bus Driver Обозначение схем с тремя состояниями Указывает на двунаправ- ленный BD Выбор направления передачи Выбор возможности передачи Микросхемы шинных формирователей

55 55 Структура шинного формирователя Микросхемы шинных формирователей

56 56 Передача данных в прямом направлении Передача данных в обратном направлении Запрет передачи С DA на DB С DB на DA Микросхемы шинных формирователей

57 57 Регистром называется совокупность однонап- равленных трёхстабильных буферных схем, управ- ляемых одновременно. Буферные регистры, также как и шинные формирователи, работают на магистраль, но его особенностью является возможность запоминать своё состояние. Буферные регистры

58 Микросхемы шинных формирователей 58 Изображение буферного регистра Структура буферного регистра Register Strobe Внутренне буферный регистр можно представить как последовательное соединение D-триггера и однонап- равленного трёхстабильного каскада. Приём данных разре- шается сигналом STB. D – триггер Буферные регистры

59 Микросхемы шинных формирователей 59 В цифровой схемотехнике помимо выхода с тремя состояниями используются ещё два типа выходов: выход с открытым коллектором; выход с открытым эммитером. Типы выходов

60 Микросхемы шинных формирователей 60 Положительными чертами этих элементов являются возможность одновременной работы нескольких элементов, выходы которых соединены параллельно, что исключает выход элемента из строя из- за ошибок управления, а также дополнительная воз- можность реализации опе- раций монтажной логики. Условное обозначение схем с открытым коллектором Схема выходной цепи элемента с открытым коллектором Выход с открытым коллектором

61 Микросхемы шинных формирователей 61 Выход с открытым эмми- тером характерен для элементов типа ЭСЛ (эммитерно-связанная логика). Возможность соединения выходов элементов даёт воз- можность реализовать допол- нительные операции монтажной логики ИЛИ. Условное обозначение схем с открытым эммитером Выход с открытым эммитером

62 62 6. Микросхемы дешифраторов и демультиплексоров

63 Микросхемы дешифраторов и демультиплексоров 63 Это комбинационное логическое устройство, преобразующее n-разрядный двоичный код в логической сигнал, появляющийся на том выходе, десятичный номер которого соответ- ствует двоичному коду. Микросхема дешифратора – это комбина- ционная схема, предназначенная для активи- зации одного из нескольких устройств, присо- единённых к её выходам. В зависимости от входного двоичного кода на выходе дешифратора возбуждается одна и только ОДНА из выходных цепей. Дешифратор

64 Микросхемы дешифраторов и демультиплексоров 64 Полные – По соотношению количества входов/выходов С инверсным выходом – По типу выхода количество выходов дешифратора (N) равно количеству возможных кодовых комбинаций, подаваемых на его n входов. Неполные – активный уровень выходного сигнала высокий (уровень логической «1»). активный уровень выходного сигнала низкий (уровень логического «0»). С прямым выходом – Классификация дешифраторов

65 Микросхемы дешифраторов и демультиплексоров 65 Основные сферы применения дешифраторов В составе микросхем портов ввода/вывода В составе микросхем памяти В виде отдельных микросхем Классификация дешифраторов Дешифраторы НеполныеПолные С прямыми выходами С инверсными выходами С прямыми выходами С инверсными выходами

66 Микросхемы дешифраторов и демультиплексоров 66 Размерностью дешифратора называется условная запись n×m, где n – количество входов дешифратора, m – количество его выходов. Размерность приведенного дешифратора К155ИД1 – 4× К155ИД1 Decoder Дешифратор неполный с инверсными выходами. Напротив каждого входа проставлен вес соответствующего разряда двоичного кода адреса. Напротив каждого выхода проставлен его десятичный номер Активация выхода 7 происходит при подаче на вход двоичного кода Выход активен Пример работы микросхемы дешифратора К155ИД1 DC

67 Микросхемы дешифраторов и демультиплексоров 67 ВходыВыходы Таблица истинности дешифратора К155ИД1

68 Микросхемы дешифраторов и демультиплексоров 68 Приведённая структурная схема соответствует дешифратору с прямыми выходами и размерностью 3×8. Рассмотрим структуру дешиф- ратора с прямыми выходами, построенного на элементах И. Если выход микросхемы должен быть возбужден, то на входах элемента И должны собираться логические 1. При этом разряды входного кода, в которых присутствуют единицы, должны поступать на входы элемента И после двойной инверсии, т. е. прямые, а нулевые разряды – после однократной инверсии. Внутренняя структура дешифратора

69 Микросхемы дешифраторов и демультиплексоров 69 Демультиплексоры отличаются от дешифра- торов тем, что помимо адресных имеют еще дополнительные входы. Сигналы, поданные на эти входы, подвергаются некоторой несложной логической операции. Результат преобразования подаётся на активный выход демультиплексора, выбранный по адресному входу. Демультиплексор легко превратить в дешифратор, для этого состояния дополнительных входов необходимо зафиксировать так, чтобы в результате преобразования получилась логическая 1. Микросхемы демультиплексоров

70 Микросхемы дешифраторов и демультиплексоров 70 Полный демультиплексор 3х8. Активный уровень выходного сигнала – низкий (выходы инверсные). Для активизации адресованного выхода этой микросхемы на дополнительные входы необходимо подать комбинацию: Е1 = Е2 = 0, Е3 = 1. Микросхема демультиплексора К155ИД7 Decoder multiplexor DMX E & E E3

71 Микросхемы дешифраторов и демультиплексоров 71 ВходыДоп. входыВыходы 124 E1E1E2E2 E3E XXX XXX XXX XXX XXX XXX XX XX X1X X1X XX XX X – безразличное состояние входа (может быть подана как логическая 1, так и логический 0). Таблица истинности демультиплексора К155ИД7

72 72 7. Микросхемы памяти

73 Микросхемы памяти 73 Память – это совокупность технических средств – запоминающих цифровых устройств (микросхем памяти), предназначенных для приема (записи), хранения и обмена (считывания) информации, представленной двоичным кодом, с другими цифровыми устройствами. Микросхемы памяти

74 74 ROM - Read Only Memory PROM -Programmable ROMEPROM - Erasable Programmable ROM EEPROM - Electrically Erasable Programmable ROM RAM - Random Access Memory SRAM - Static RAM DRAM - Dynamic RAM Boot Block Flash MemoryFlash - File Memory Классификация микросхем памяти

75 Микросхемы памяти 75 разрядность – определяется количеством бит ячейки памяти или количеством разрядов шины данных; адресное пространство (число ячеек) – максимально возможное число слов, хранимых микросхемой; информационная емкость – количество единиц информации, которое может одновременно храниться в микросхеме памяти; организация ЗУ – произведение разрядности микро- схемы памяти на количество ячеек микросхемы памяти; быстродействие ЗУ; энергонезависимость – способность микросхемы сохранять данные после исчезновения напряжения питания. Основные параметры микросхем памяти

76 Микросхемы памяти 76 У микросхем памяти выход может находиться в одном из трех состояний: соответствующие логи- ческим 0 или 1 и высокоомное состояние. Выходное напряжение в третьем состоянии имеет уровень, равный приблизительно половине наибольшего значения выходного напряжения. Выход микро- схем памяти может быть с открытым коллектором, открытым эммитером или с тремя состояниями. Наличие у микросхемы того или иного выхода указывается на ее условном обозначении специальным знаком: Типы выхода выход с тремя состояниями; выход с открытым эмиттером; выход с открытым коллектором.

77 77 8. Постоянные запоминающие устройства

78 Постоянные запоминающие устройства 78 Микросхемы ПЗУ предназначены для хранения информации, которая не может изменяться в процессе выполнения программы или изменяется редко (для репрограм- мируемых ПЗУ). ПЗУ обладает способностью сохранять информацию при сбоях и отклю- чении питания (энергонезависимость). Постоянные запоминающие устройства

79 79 Масочные микросхемы постоянных запоминаю- щих устройств (ROM) программируются на заво- де-изготовителе при по- мощи шаблонов (масок). Они предназначены толь- ко для считывания храни- мой в ней информации. Считываемое слово опре- деляется наличием пере- мычки в узлах коорди- натной сетки. Наличие диода в узле соответствует высокому потенциалу – логической единице, при его отсутствии потенциал близок к нулевому – логический ноль. Масочные микросхемы ПЗУ

80 Постоянные запоминающие устройства 80 Address Data Output Шина адреса n = 11 Шина данных m = 8 Количество ячеек: 2 n = 2 11 = 2048 Разрядность: m = 8 Организация: 2048 × 8 Информационная ёмкость: 2 n × m = 2048 × 8 = бит Тип выхода Пример микросхемы масочного ПЗУ

81 Постоянные запоминающие устройства 81 Достоинства: высокое быстродействие; высокий уровень интеграции. Недостатки: фиксированные данные (нет возможности изменения пользователем); высокая стоимость производства малых партий. Масочные микросхемы ПЗУ

82 Постоянные запоминающие устройства 82 В однократно программируемые ЗУ инфор- мация заносится пользователем в лабо- раторных условиях с помощью программа- торов. Микросхемы программируются удале- нием или созданием части перемычек. Однократно программируемые микросхемы ПЗУ

83 Постоянные запоминающие устройства 83 Address 0 Data Output Однократно программируемые микросхемы ПЗУ A DO PROM CS A DO

84 Постоянные запоминающие устройства 84 Многократно программируемые или репро- граммируемые микросхемы ПЗУ (РПЗУ), в отличие от выше перечисленных, позволяют стереть старую информацию и записать новую. Для стирания информации могут использоватся либо электрические сигналы (EEPROM), либо ультрафиолетовые лучи (EPROM). Многократно программируемые микросхемы ПЗУ

85 Постоянные запоминающие устройства 85 В репрограммируемых ПЗУ (РПЗУ) возможно стирание старой информации и замена её на новую в результате специального процесса. В таких микросхемах чтение данных – это основной, рабочий режим, выполняемый с высокой скоростью. Перезапись содержимое памяти более длительный процесс, требующий выполнения сложных операций. Многократно программируемые микросхемы ПЗУ

86 Постоянные запоминающие устройства 86 В микросхемах с электрическим стиранием инфор- мация стирается специальным электрическим сиг- налом. Возможно стирание как всей микросхемы, так и выборочно. РПЗУ со стиранием информации электрическим сигналом CEO A DIO EEPROM Upr CS

87 Постоянные запоминающие устройства 87 Стирание информации производится облучением кристалла микросхемы ультрафиолетовыми лучами че- рез специальное прозрачное окошко. РПЗУ со стиранием информации ультрафиолетовыми лучами

88 Постоянные запоминающие устройства 88 Flash (вспышка) – быстрое стирание всего массива данных одним сигналом. Помимо адресации ячейки и сигналов управления данный вид памяти имеет и управление словами – командами, записываемыми процессором во внутренний командный регистр. Слова команды определяют работу внутреннего автомата управления. Состав команд: подготовка стирания/стирание и проверка стирания; подготовка программирования/программирование и проверка программирования; чтение данных и чтение кодов идентификатора; сброс. Flash-память

89 Постоянные запоминающие устройства 89 Направления использования: замена памяти на жестких магнитных дисках (с симметричными блоками – Flash-File Memory); хранение не очень часто изменяемых данных (с несимметричными блоками – Boot-Block Flash Memory). Flash-память С симметричными блоками Flash-память С несимметричными блоками

90 Постоянные запоминающие устройства 90 Большая ёмкость; большее количество циклов перезаписи; ниже энергопотребление; выше быстродействие; более высокая надёжность. Преимущества Flash-памяти перед РПЗУ:

91 91 9. Оперативные запоминающие устройства

92 Оперативные запоминающие устройства 92 Оперативные запоминающие устройства (ОЗУ) предназначены для хранения переменной информации, они допускают изменение своего содержимого в ходе выполнения процессором вычислительных операций с данными. В зависимости от элемента памяти микросхемы ОЗУ подразделяют на статические и динами- ческие. Оперативные запоминающие устройства

93 93 Микросхемы памяти, в которых в качестве запоминающей ячейки используется триггер, называются статическими ОЗУ. Статические ОЗУ Ucc RR T3T3 RS DjDj DjDj T1T1 T2T2 T4T4

94 Оперативные запоминающие устройства 94 Тип выхода Data Input Address Data Input Data Output Adress 0 0 Статические ОЗУ DI DO RAM CS A / WR RD A DI 45 CS WR RD /

95 Оперативные запоминающие устройства 95 Достоинство: высокое быстродействие. Недостаток: низкий уровень интеграции. Статические ОЗУ

96 Оперативные запоминающие устройства 96 Микросхемы памяти, в которых основой запоминающего элемента памяти служит конденсатор неболь- шой ёмкости, называются динамическими ОЗУ. Данные хранятся в виде зарядов емкостей МОП-структур. Такой элемент памяти намного меньше триггерного, используемого в статических ОЗУ, что обус- лавливает высокую интеграцию динамических ОЗУ. Утечка токов из конденсаторов обуславливает необходимость постоянной пере- записи данных – регенерации. Динамические ОЗУ Строка Столбец

97 Оперативные запоминающие устройства 97 Ядро (прямоугольная матрица) микросхемы дина- мической памяти состоит из множества ячеек, каждая из которых хранит всего один бит информации. На физи- ческом уровне ячейки объе- диняются в прямоугольную матрицу, горизонтальные ли- нейки которой называются строками (ROW), а верти- кальные – столбцами (Co- lumn) или страницами (Page). Динамические ОЗУ

98 Оперативные запоминающие устройства 98 Row Adress Strobe Column Adress Strobe Пример микросхемы динамического ОЗУ DI DO RAMD CAS A / WR RD 7 RAS

99 Оперативные запоминающие устройства 99 Диаграмма записи данных в микросхему

100 Оперативные запоминающие устройства 100 Достоинство: высокая ёмкость. Недостаток: высокое энергопотребление (связано с постоянной регенерацией содержимого ячеек памяти). Динамические ОЗУ

101 Подсистемы памяти

102 Подсистемы памяти 102 Подсистема памяти – это функционально законченный блок, обеспечивающий необходимую емкость и быстродействие памяти. Очень редко требуемая емкость памяти обеспечивается одной микросхемой, поэтому приходится использовать несколько микросхем. При этом наращиваться может разрядность ячейки и (или) количество ячеек памяти. Допустим, требуемая организация запоминающего устройства 2 m n, где 2 m – количество ячеек, а n – количество разрядов одной ячейки, а используются микросхемы памяти с организацией 2 k l, при этом k < m и l < n. Общие сведения

103 Подсистемы памяти 103 Для наращивания разрядности до требуемой необходимо включить параллельно n/l микросхем памяти. Для этого адресные выводы (A 0, A 1, …, A k ) и управляющие выводы OE, CS всех микросхем соединяют параллельно, а выводы данных объединяют в одну шину данных. При этом образуется одна страница подсистемы памяти с организацией 2 k n. При обращении к любой ячейке такой страницы подсистемы памяти каждая микросхема выдает на шину данных информацию, хранящуюся в ячейке с заданным адресом. В итоге, разрядность одной ячейки такой страницы подсистемы памяти будет равняться сумме разрядов всех входящих в нее микросхем, а количество ячеек останется равным количеству ячеек одной микросхемы. Увеличение разрядности

104 Подсистемы памяти 104 Для увеличения количества ячеек до 2 m необходимо взять 2 m – k страниц. Для выбора ячейки памяти в пределах одной страницы используются k младших разрядов, старшие m – k разрядов подаются на дешифратор. Шины данных страниц и управляющие входы R/W, OE всех микросхем подключают параллельно, а входы CS каждой страницы подсистемы памяти подключают к своему выходу дешифратора. Дешифратор осуществляет выбор соответствующей страницы подсистемы памяти в соответствии с кодом старших m – k разрядов адресной шины. Конфликты на шине данных не возникают, так как в таких случаях используют микросхемы с тремя состояниями на выходе, а одновременно может быть активизирована только одна страница подсистемы. Увеличение количества ячеек

105 Подсистемы памяти 105 Увеличение количества ячеек

106 Подсистемы памяти 106 Подсистема памяти статического ОЗУ с увеличением емкости и разрядности

107 Параллельный интерфейс

108 108 Параллельный интерфейс В параллельном интерфейсе для каждого бита, передаваемого двоичного слова, предназначен свой проводник. Передача всего двоичного слова осуществляется одновременно по всем проводникам за один такт работы интерфейса. Параллельный интерфейс

109 109 Параллельный интерфейс ДОСТОИНСТВА: высокая производительность; простота интерпретации переданных данных. НЕДОСТАТКИ: высокий расход дорогостоящей электротехничес- кой меди; низкая помехозащищенность. Вследствие недостатков параллельный интерфейс применяют только в тех случаях, когда расстояние между источником и приемником не превышает нескольких метров. Достоинства и недостатки

110 110 Параллельный интерфейс Структура микросхемы программируемого параллельного интерфейса КР580ВВ55 Bus Driver Двунаправленный 8-разрядный буфер данных – связывает ППИ с системной шиной данных Read/Write Control Unit Блок управления записью/чтением - обеспечивает управление внешними и внутренними передачами данных, загрузку управля- ющих слов и выдачу информации о состоянии ППИ Три 8-разрядных порта ввода/вывода А, В, С для обмена информацией с внешними устройствами Control Unit A Схема управления группой A - вырабатывает сигналы управления портом А и младшими разрядами порта С Control Unit B Схема управления группой B - вырабатывает сигналы управления портом B и старшими разрядами порта С

111 111 Параллельный интерфейс Режим 0 – прямой однонаправленный ввод/вывод данных без сигналов их сопровождения. Микросхема может рассматриваться как устройство, состоящее из четырех портов (два 8-разрядных и два 4-разрядных), независимо настраиваемых на ввод или вывод. Режим 1 – тактируемый однонаправленный обмен информацией по инициативе внешних устройств. Передача данных производится по каналам А и В, а линии канала С передают управляющие сигналы. Режим 2 – двунаправленная передача данных через порт А. Управляющие сигналы передаются по линиям РС7-РС3. Оставшиеся одиннадцать интерфейсных линий могут настра- иваться на режим 0 или режим 1. Режимы работы параллельного интерфейса

112 112 Параллельный интерфейс Условное обозначение и назначение выводов микросхемы КР580ВВ55

113 113 Параллельный интерфейс Таблица истинности КР580ВВ55 Шины отключены1XXXX 011XX Шина данных регистр СУ, при D7 = 1 Шина данных регистр битов порта C, при D7 = Шина данных порт C Шина данных порт B Шина данных порт A Запрещенная комбинация01011 Порт C шина данных Порт B шина данных Порт A шина данных ОперацияCSWRRDA0A0A1A1

114 114 Параллельный интерфейс Формат слова управления

115 115 Параллельный интерфейс Каждый из восьми битов канала C может быть независимо от других установлен или сброшен с помощью специальной команды вывода. Используется для управления передачей данных по каналам A и B. Программирование битов порта C

116 Подсистемы ввода/вывода

117 117 Подсистемы ввода/вывода Осуществляют передачу данных между микроЭВМ и внешними (периферийными) устройствами. Подсистемы ввода/вывода

118 118 Подсистемы ввода/вывода Для приведения микросхемы в исходное состояние, необходимо на вход RESET подать высокий уровень сигнала – произойдет установка режима 0 и все порты установятся в режим ввода. 1 Для организации передачи, выставленных внешним устройством данных, в микроЭВМ с помощью микросхемы параллельного программируемого интерфейса КР580ВВ55 порт B микросхемы необходимо запрограммировать на чтение. Программирование микросхемы КР580ВВ55

119 119 Подсистемы ввода/вывода Далее в микросхему необходимо загрузить слово управления XXXX01X Программирование микросхемы КР580ВВ55

120 120 Подсистемы ввода/вывода При подаче команды чтения из порта B данные с выхода внешнего устройства будут переданы на шину данных микроЭВМ Считывание данных с внешнего устройства

121 121 Подсистемы ввода/вывода Для вывода данных на внешнее устройство порт А параллельного программируемого интерфейса КР580ВВ55 запрограммируем на вывод XXXX Организация вывода данных на внешнее устройство

122 122 Подсистемы ввода/вывода При подаче команды записи состояние шины данных микроЭВМ будет передано через порт A и в шестнадцатеричном формате высвечено на алфавитно-цифровом индикаторе. Вывод данных на внешнее устройство

123 123 Подсистемы ввода/вывода Для ввода данных с клавиатуры настроим младшую половину порта C на вывод, а старшую – на ввод XXX10X0 Организация ввода данных с клавиатуры

124 124 Подсистемы ввода/вывода Через младшую половину порта C последовательно выводим четыре кода 0001, 0010, 0100, ХXXX0001 ХXXX0010 ХXXX0100 ХXXX1000 Опрос клавиатуры

125 125 Подсистемы ввода/вывода После каждой операции вывода через младшую половину считываем состояние старшей половины порта C. Зная преданный и считанный код, нетрудно определить, какая была нажата клавиша XXXX 0100XXXX 0000XXXX Опрос клавиатуры

126 Последовательный интерфейс

127 127 Последовательный интерфейс Это аппаратное устройство для обмена информацией между элементами микропроцессорной техники по одному биту (последовательно). Последовательный интерфейс

128 128 Последовательный интерфейс ДОСТОИНСТВА: относительная дешевизна ввиду малого количества проводников; высокая помехозащищенность за счет использова- ния высоких уровней напряжения (тока); большое расстояние между передатчиком и прием- ником информации. НЕДОСТАТКИ: низкая производительность; относительно сложная интерпретация передаваемых данных. Последовательный интерфейс

129 129 Последовательный интерфейс ОСНОВНЫЕ ПОНЯТИЯ: единица информации при последовательном обмене называется символом, который может содержать от 5 до 8 информационных бит; скорость передачи информации измеряется в бодах, определяющих число передаваемых бит в секунду; последовательная система передачи информации может быть симплексной (передача данных только от передатчика к приемнику), полудуплексной (данные передаются в обе стороны с разделением во времени) или дуплексной (одновременная передача информации в обоих направлениях). Последовательный интерфейс

130 130 Последовательный интерфейс Типичная конфигурация дуплексного последовательного интерфейса К На

131 131 Последовательный интерфейс В асинхронном режиме каждый передаваемый автономно символ обрамляется стартовым битом, необязательным битом паритета и стоповыми битами. Полученная таким образом посылка информации называется кадром. Пример временной диаграммы асинхронной передачи 6-битного символа с битом паритета и двумя стоповыми битами: Скорость передачи составляет 1/T бод Асинхронный последовательный обмен

132 132 Последовательный интерфейс Формат кадра должен быть согласован у приемника и передатчика, которые настраиваются на символ одной и той же длины, одинаково интерпретируют бит паритета (если он есть), настраиваются на одинаковое количество стоповых битов; частота битовых посылок и их фаза должна быть одинаковой с точки зрения приемника и передатчика. НЕДОСТАТОК АСИНХРОННОГО ОБМЕНА: большое количество служебных бит, снижающее эффективную скорость последовательной передачи. Условия успешного асинхронного последовательного обмена

133 133 Последовательный интерфейс Синхронная последовательная передача символа из 5–8 информационных бит с необязательным битом паритета не имеет стартового и стоповых бит. Обмен информацией начинается с посылкой сим- волов синхронизации, которые заранее записы- ваются в специальные регистры передатчика и приемника. Приемник, проверяя каждый бит по мере его появления, фиксирует начало передачи при поступлении нужного числа символов синхронизации, исключающем действие возможных помех на линии. Синхронный последовательный обмен

134 134 Последовательный интерфейс Programmable Сommunication Interface Bus DriverRead/Write Control Unit Modem Control Unit Transmitter BuFfer Transmitter Control Unit Receiver BuFfer Receiver Control Unit Data Terminal Ready Data Set Ready Request To Send Clear To Send Transmitter Data Transmitter Ready Transmitter Clock Transmitter Empty Receiver Data Receiver Ready Receiver Clock SYNchro DETect Программируемый связной интерфейс (ПСИ) К580ВВ51

135 135 Последовательный интерфейс Инструкция режима ПСИ

136 136 Последовательный интерфейс Frame ErrorParity Error Overload Error Команда управления и слово состояния ПСИ а б

137 Программируемый контроллер прерываний

138 138 Программируемый контроллер прерываний Обработка запроса на прерывание Обработка прерывания Фоновая программа Фоновая программа

139 139 Программируемый контроллер прерываний Многоуровневые прерывания

140 140 Программируемый контроллер прерываний Приоритетные прерывания

141 141 Программируемый контроллер прерываний Алгоритм программного поллинга

142 142 Программируемый контроллер прерываний Схема аппаратного поллинга

143 143 Программируемый контроллер прерываний Обеспечивает восьмиуровневую векторную систему приоритетных прерываний. Возможное каскадирование позволяет расширить число уровней до 64. Любое прерывание может быть запрещено (маскировано) программными связями. Программируемый контроллер прерываний КР580ВН59

144 144 Программируемый контроллер прерываний Условное изображение контроллера

145 145 Программируемый контроллер прерываний С фиксированным приоритетом С циклическим распределением приоритетов С адресуемым распределением приоритетов По результату опроса Режимы работы

146 146 Программируемый контроллер прерываний Работа производится по этапам: инициализация контроллера; управление операциями; прием запросов прерывания. Порядок работы с контроллером

147 147 Программируемый контроллер прерываний Таблица истинности Команды инициализации

148 148 Программируемый контроллер прерываний Команда ICW1 устанавливает приоритет входов IR0-IR7 контроллера. Формат управляющего слова Команда ICW1

149 149 Программируемый контроллер прерываний Формирование младшего байта адресов подпрограмм обслуживания прерываний Команда ICW1

150 150 Программируемый контроллер прерываний Команда ICW2 задает старший байт начального адреса массива переходов обслуживания прерываний. Формат управляющего слова: Команда ICW2

151 151 Программируемый контроллер прерываний Команда OCW1 отвечает за маскирование прерываний на отдельных входах (IR0–IR7) Формат управляющего слова Команда OCW1

152 152 Программируемый контроллер прерываний Каскадирование контроллеров

153 153 Программируемый контроллер прерываний Настройка ПКП на определенный режим обслуживания прерываний программируется командами управления операциями OCW. OCW1 отвечает за маскирование прерываний на отдельных входах (IR0–IR7) OCW2 осуществляет циклический сдвиг приоритета запроса. OCW3 позволяет задать режим специального маскирования и режим опроса. Настройка режимов работы

154 Программируемый контроллер прямого доступа к памяти

155 155 Программируемый контроллер прямого доступа к памяти Обслуживание внешних устройств по прерываниям может замедлить работу микроЭВМ, если главное назначение прерываний заключается в передаче большого количества данных от внешнего устройства в ОЗУ или наоборот. Предпосылки создания

156 156 Программируемый контроллер прямого доступа к памяти Контроллер прямого доступа к памяти берет на себя управляющие функции CPU для более быстрой передачи больших объемов данных за счет обмена без прерываний. Назначение

157 157 Программируемый контроллер прямого доступа к памяти Схема работы канала прямого доступа к памяти

158 158 Программируемый контроллер прямого доступа к памяти Внешнее устройство генерирует запрос прямого доступа к памяти (Direct Request). DAMC передает его центральному процессору (CPU) (Hold Request). CPU приостанавливает выполняемую программу и разрешает прямой доступ сигналом HLDACK.. DAMC генерирует адрес ячейки памяти для обмена и подтверждает сеанс прямого доступа для внешнего устройства выдачей сигнала DACK. DMAC генерирует сигналы MEMR или MEMW, показывающие направление обмена данными. Схема работы канала прямого доступа к памяти

159 159 Программируемый контроллер прямого доступа к памяти Блокировка центрального процессора на время передачи всего пакета данных. В этом случае прекращается работа выполняемой программы. Захват цикла. Используется в тех циклах работы микропроцессора, когда не происходит его обращение к памяти. Разновидности прямого доступа к памяти

160 160 Программируемый контроллер прямого доступа к памяти Контроллер управляет работой четырех независимых каналов прямого доступа к памяти с учетом приоритетов внешних устройств (эти приоритеты могут быть циклически изменяемыми). Контроллер прямого доступа к памяти KP580BT57 Общая характеристика

161 161 Программируемый контроллер прямого доступа к памяти Условное изображение контроллера

162 162 Программируемый контроллер прямого доступа к памяти Для инициализации контроллера необходимо записать соответствующую информацию: в 16-разрядный регистр адреса канала; 16-разрядный счетчик циклов канала; 8-разрядный регистр режима, общий для всех каналов. Инициализация контроллера

163 163 Программируемый контроллер прямого доступа к памяти Таблица истинности

164 164 Программируемый контроллер прямого доступа к памяти Два старших разряда счетчика циклов каждого из каналов определяют коды режимов, задающих направление обмена следующим образом: Запись в память – 01 Чтение из памяти – 10 Контроль – 00 Запись счетчиков циклов каналов

165 165 Программируемый контроллер прямого доступа к памяти Слово управления

166 Программируемый таймер

167 167 Программируемый таймер Прерывание работы микропроцессора через равно- мерные интервалы или после появления запрограммированного числа внешних событий; генерирование тактирующих импульсов с заданной частотой; синхронизация скорости последовательной передачи в бодах; измерение временных промежутков между внешними событиями и подсчет числа этих событий. Назначение таймера

168 168 Программируемый таймер Типичная организация программируемого интервального таймера (ПИТ) Регистр управления Регистр состояния Регистр начального счета Выходной регистр счетчика Счетчик Программируемый интервальный таймер Системная шина данных К микропроцессору К устройству ввода/вывода

169 169 Программируемый таймер Programming Interval Timer Bus Driver Read/Write Control Unit Counter-Timer Микросхема ПИТ КР580ВИ53/54

170 170 Программируемый таймер Формат слова управления ПИТ

171 171 Программируемый таймер Режим 0 – программируемая задержка, предпола- гающая появление активного сигнала на выходе OUT по окончании счета; режим 1 – программируемый одновибратор с форми- рованием на выходе OUT сигнала длительностью N периодов сигнала CLK; режим 2 – генератор программируемой частоты с формированием на выходе OUT периодического сигнала с высоким уровнем в течение N – 1 периодов сигнала CLK и с низким в один период сигнала CLK; режим 3 – генератор прямоугольных импульсов со скважностью 2, когда высокий уровень сигнала на выходе OUT составляет N / 2 периодов сигнала CLK; Режимы работы ПИТ:

172 172 Программируемый таймер режим 4 – программно-управляемый строб с форми- рованием одиночного сигнала на выходе OUT длительностью в один период сигнала CLK по истечении времени, равного N периодов сигнала CLK (начало счета инициируется программно загрузкой в счетчик значения N); режим 5 – аппаратно-управляемый строб, аналогич- ный режиму 4, но запускаемый от внешнего устрой- ства по фронту сигнала GATE. Режимы работы ПИТ:

173 173 Программируемый таймер Command Word N=4N=4 Работа ПИТ в режиме 0

174 174 Программируемый таймер Слово состояния ПИТ