Магистерская диссертация Выполнил Кощеев Михаил Научный руководитель: Хлобыстов Владимир Тимофеевич Устройство сложения чисел с плавающей точкой в микропроцессоре. - презентация

1 Магистерская диссертация Выполнил Кощеев Михаил Научный руководитель: Хлобыстов Владимир Тимофеевич Устройство сложения чисел с плавающей точкой в микропроцессоре МЦСТ-4R

2 Цель дипломной работы реализация на языке Verilog и функциональное тестирование устройства сложения чисел с плавающей точкой реализация на языке Verilog и функциональное тестирование устройства сложения чисел с плавающей точкой синтез устройства сложения синтез устройства сложения

3 Требования к устройству сложения 64-х разрядная система команд SPARC-V9 64-х разрядная система команд SPARC-V9 Технология 90нм Технология 90нм Тактовая частота 1ГГц Тактовая частота 1ГГц Конвейеризация устройства Конвейеризация устройства

4 Принципиальная схема сложения с двумя путями Сдвиг вправо Условный инвертор битов Сложение, округление нормализация Сдвиг вправо на 1 разряд Инвертор, сложение, округление, инвертор Сдвиг влево Оценка старших нулей Обмен операндов Выходной мультиплексор -модули с большой задержкой

5 Сдвиг вправо Мультиплексор Оценка старших нулей Сдвиг влево Сдвиг вправо на 1 разряд Модуль сложения, округления и нормализации Модуль инвертирования сложения, округления и инвертирование битов Условный инвертор битов Mz Перестановка операндов Mx My Путь с большой разностью порядков Путь с маленькой разностью порядков Структурная схема устройства сложения (с разделением на стадии конвейера) Разность экспонент Мультиплексор Знак Обновление экспоненты знак(d) Sx Sy EOP cmp Ex Ey SzEz d знак(d) SxSy Сравнение d=0

6 Оценка старших нулей Первый операнд А Второй операнд В Сумматор Оценка старших нулей Сдвиг влево Мультиплексор Первый операнд А Второй операнд В Сумматор Подсчет старших нулей Сдвиг влево Мультиплексор Вариант 1Вариант 2 3.5ns Ei= ((Ai'*Bi')+~ (Ai'*Bi')) (Ai-1'+Bi-1'), где A' = A, B'= ~B, при АB; A'=~A, B'=B, при А

7 Реализованные команды Сложение, вычитание FADD(s,d),FSUB(s,d) – 4 такта Сложение, вычитание FADD(s,d),FSUB(s,d) – 4 такта Преобразование F(s,d)To(d,s), F(s,d)TOi, F(s,d)TOx, FxTO(s,d), FiTO(s,d) - 4 такта Преобразование F(s,d)To(d,s), F(s,d)TOi, F(s,d)TOx, FxTO(s,d), FiTO(s,d) - 4 такта Сравнение FCMP(s,d), FCMPE(s,d),- 2 такта Сравнение FCMP(s,d), FCMPE(s,d),- 2 такта Остальные команды FMOV(s,d), FMOVcc(s,d), FMOVr(s,d), FABS(s,d), FNEG(s,d) - 4 такта Остальные команды FMOV(s,d), FMOVcc(s,d), FMOVr(s,d), FABS(s,d), FNEG(s,d) - 4 такта Все команды конвейеризованы Все команды конвейеризованы Соответствует стандарту IEEE 754 Соответствует стандарту IEEE 754 В случае особых ситуаций(exception) выдаются соответствующие сигналы(OF,UF,NX,NV) В случае особых ситуаций(exception) выдаются соответствующие сигналы(OF,UF,NX,NV) Реализована работа в нестандартном режиме(NS) Реализована работа в нестандартном режиме(NS)

8 Результаты Разработано на языке Verilog и прошло функциональную проверку устройство сложения чисел с плавающей точкой Разработано на языке Verilog и прошло функциональную проверку устройство сложения чисел с плавающей точкой Выполнен синтез устройства: Выполнен синтез устройства: оцененная частота 750МГц оцененная частота 750МГц полученная площадь – мкн 2 полученная площадь – мкн 2