АРХИТЕКТУРА СОВРЕМЕННЫХ ЭВМ Лекция 4: Цифровой логический уровень (продолжение) ВМиК МГУ им. М.В. Ломоносова, Кафедра АСВК Чл.-корр., профессор, д.ф.-м.н. - презентация

1 АРХИТЕКТУРА СОВРЕМЕННЫХ ЭВМ Лекция 4: Цифровой логический уровень (продолжение) ВМиК МГУ им. М.В. Ломоносова, Кафедра АСВК Чл.-корр., профессор, д.ф.-м.н. Королёв Л.Н., Ассистент Волканов Д.Ю.

2 2 План лекции Организация памяти Организация работы шин передачи данных Устройство процессора Pentium 4

3 3 Уровни архитектуры Цифровой логический уровень Уровень микроархитектуры Уровень архитектуры набора команд Уровень операционной системы Уровень ассемблера

4 4 Чипы памяти (1) Two ways of organizing a 4-Mbit memory chip.

5 Память Защёлки Синхронные SR-Защёлки Синхронные D-Защёлки

6 Защёлки

7 Синхронные SR-защёлки A clocked SR latch.

8 Синхронные D-защёлки A clocked D latch.

9 Триггеры (a) Генератор импульса (b) Временная диаграмма для 4 точек на схеме.

10 10 Виды чипов памяти Тип Катего рия Стира ние Измен ение байта Пита ние Применен ие SRAMЧ/ЗЧ/ЗЭлектр.++ Кэш-память 2го уровня DRAMЧ/ЗЧ/ЗЭлектр.++ ОП SDRAMЧ/ЗЧ/ЗЭлектр.++ ОП ROMЧ Устройства большого V PROMЧ Устройства небольшого V EPROMЧ >> ЗУФ - - Моделирование EEPROMЧ >> ЗЭлектр.+ - Моделирование FlashЧ/ЗЧ/ЗЭлектр. - - Везде

11 11 ЦПУ чипы

12 12 Шины передачи данных (1) A computer system with multiple buses.

13 13 Шины

14 14 Характеристики шин Ширина шины Синхронизация шины Арбитраж шины

15 15 ISA Шина Growth of an Address bus over time.

16 16 Передача данных

17 17 Асинхронная шина Operation of an asynchronous bus.

18 18 Арбитраж (a) Одноуровневый централизованный арбитраж (b) Двуровневый централизованный арбитраж

19 19 Арбитраж (2) Децентрализованный арбитраж.

20 20 Операции (1) A block transfer.

21 21 Операции (2)

22 Передача данных в СРВ Arinc (Аринк) MILS-1553B (МКИО) Fibre Channel

23 Структура канала МКИО

24 Основные понятия ГОСТ Р (МКИО) Контроллер канала (КК) Оконечное устройство (ОУ) Адрес ОУ Подадрес ОУ Команда Слово –Командное слово –Слово данных –Ответное слово

25 Форматы команд МКИО

26 Структура циклограммы обмена Большой цикл Подциклы Цепочки команд Команды Резерв времени в конце подцикла резерв подцикл

27 Параметры циклограммы Длина подцикла Максимальная длина цепочки команд –В микросекундах –В командах Максимальное отклонение расстояния между командами передачи сообщения от периода сообщения –диапазон [0..1] Резерв времени в конце подцикла –диапазон [0..1]

28 28 The Pentium 4

29 29 The Pentium 4 Годы выпуска: Частота ядра: 1,3 – 3,6 Ггц Кэш 1го уровня: 8-16 Кб Кэш 2го уровня: 0.25 – 2 Мб Конвейер: 20 стадий

30 30 Цоколевка процессора Pentium 4

31 31 Транзакции процессора Pentium 4 Арбитраж шины Запрос Сообщение об ошибке Слежение Ответ Передача данных

32 32 Шина PCI (1)

33 33 Шина PCI (2) The

34 34 Арбитраж шины PCI

35 35 PCI Express A typical PCI Express system.

36 36 Характеристики PCI Express Пакетная сеть с топологией Звезда Горячая замена карт Гарантированная полоса пропускания Управление энергопотреблением Контроль целостности передаваемых данных

37 37 Стек протоколов шины PCI Express Программный уровень Уровень транзакции Канальный уровень Физический уровень

38 38 Стек протоколов шины PCI Express (2) (a) Стек протоколов The PCI Express (b) Формат пакета.

39 39 Шина The Universal Serial Bus The USB root hub sends out frames every 1.00 ms.

40 40 Спасибо за внимание!