Двухразрядный параллельный преобразователь для конвейерного АЦП Д.В. Морозов, М.М. Пилипко, И.М. Пятак ФГБОУ ВПО «Санкт-Петербургский государственный политехнический. - презентация

1 Двухразрядный параллельный преобразователь для конвейерного АЦП Д.В. Морозов, М.М. Пилипко, И.М. Пятак ФГБОУ ВПО «Санкт-Петербургский государственный политехнический университет»

2 Содержание Введение Конвейерный АЦП КМОП инвертор как компаратор Существующее решение Предлагаемое решение Сравнение компараторов Шифратор двухразрядного АЦП Тестовая схема АЦП Топология кристалла, схема экспериментальной установки Результаты эксперимента Заключение 2

3 Конвейерный АЦП 2n4 P комп +P делитель >>P шифр ; S комп +S делитель >>S шифр 3

4 КМОП инвертор как компаратор U вх >U пер U вых =0 U вх

5 Существующее решение Nahata S., Kyusun Choi, Jincheol Yoo. A high-speed power and resolution adaptive flash analog-to-digital converter // Proc. IEEE Int. SOC Conf., P. 33 – 36. Jincheol Yoo, Daegyu Lee, Kyusun Choi, Tangel A. Future-ready ultrafast 8bit CMOS ADC for system-on-chip applications // Proc. 14th Annual IEEE Int. ASIC/SOC Conference, P. 455 – 459. U опор = 1,2В U пер = {-300мВ, 0мВ, 300мВ} t задерж =1,2 нс 5

6 Предлагаемое решение U опор = 1,2В U пер = {-300мВ, 0мВ, 300мВ} t задерж =1,4 нс 6

7 Моделирование по постоянному току 7

8 Моделирование во временной области 8

9 Сравнение компараторов 9 Изменение U пер : –300 (+47/-43)мВ, 0 (+45/-42)мВ 300 (± 71)мВ. n max = 3 бит Изменение U пер : –300 (±14)мВ, 0 (±18)мВ 300 (±14)мВ. n max = 6 бит

10 Шифратор двухразрядного АЦП 10

11 Моделирование схемы шифратора t зад_out_c0 = 105 пс (T = 27ºC, tt) 11

12 Тестовая схема АЦП 12

13 Топология кристалла, схема экспериментальной установки 13

14 Результаты эксперимента 14

15 Заключение Lauri Sumanen, Mikko Waltari, CMOS DYNAMIC COMPARATORS FOR PIPELINE A/D CONVERTERS, IEEE International Symposium on Circuits and Systems, Yong Sun, Fengchang Lai, Low Power High Speed Switched Current Comparators for Current Mode ADC, International Symposium on Communications and Information Technologies, Yuh-Shyan Hwang, Jeen-Fong Lin, AN EFFICIENT POWER REDUCTION TECHNIQUE FOR FLASH ADC, IEEE International SOC Conference, SOC Conference, Снижение P потр в 4,7 раз Эффективная разрядность 5 бит