ОБЩАЯ СТРУКТУРА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА Микропроцессорные системы ЭФУ. - презентация

1 ОБЩАЯ СТРУКТУРА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА Микропроцессорные системы ЭФУ

2 ОБЩАЯ СТРУКТУРА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА 1. Введение Промышленная революция ХVII – ХIXВ: Паровая машина электродвигатель Середина ХХ В: ЭВМ микропроцессор Характеристики МП: малые габариты и масса; низкое электропотребление; большой диапазон температур; устойчивость к динамическим перегрузкам Перспективы развития Производительность: 1. Технология технологический фактор нм площадь кристалла 25 х 25 мм (400 мм пластина) > 10 млрд. тр. многослойность 2. Напряжение питания. Тактовая частота до 20 ГГц Теплоотвод 3. Материал: Арсенид галлия 3-х кратный выигрыш. разрядность тактовая частота архитектура 64 (128)> 3000 МГцCISC, RISC, VLIW История 1972 г. – «микропроцессор» 1971 г. – интегральное микропрограммное устройство i4004 ЦП для микрокалькулятора. Идея – Эдвард Тэд Хофф, разработчики - сотрудники Intel Федерико Фэджин и Масатоси Сима. 10 мкм, 2200 транзисторов; 45 команд,108 к Гц, 8000 оп/с; 4-р сумматор, 16 х 4 регистров, аккумулятор, стек.

3 ОБЩАЯ СТРУКТУРА МИКРОПРОЦЕССОРНОГО УСТРОЙСТВА процессор память устройства ввода/вывода магистраль Обмен данными по прерыванию МП ВУ Data IRQ Программный обмен данными ВУ Data МП Прямой доступ к памяти ВУ Control D Память ПДП D МП Шина адреса Шина данных Устройство ввода-вывода Шина управления Процессор Память ВУ 1FFF RD

4 ПРИНЦИПЫ ПОСТРОЕНИЯ ПРОЦЕССОРА Управляющее устройство (УУ) Операционное устройство (ОУ) Данные Х Х Y Y -Микрооперация -Микрокоманда -Микропрограмма 2 способа: - аппаратный (комбинационные и последовательностные схемы) - микропрограммный (БИС) 1. Общая структура процессора 2. Проектирование устройства управления Z(X) x1x1 x2x2 xnxn z1z1 z2z2 znzn Комбинационная схема E=F(X,Y) Z=S(X,Y) T1T1 T2T2 TpTp x1x1 x2x2 xnxn y1y1 y2y2 ypyp z1z1 z2z2 zmzm X Y Последовательностная схема ОУ: 1) R1 0; 2) R2 (R2); 3) R1 (R2); 4) R1 СдвЛ(R1); 5) Сч (Сч)+1; 6) R0 (R0)+(R1);

5 УПРАВЛЯЮЩЕЕ УСТРОЙСТВО Структурная схема устройства управления на базе схемной логики. Комбинационная схема Т 1 Т 2 z 1 z 2 z 3 z 4 z 5 z 6 z 7 C S1S1 R1R1 S2S2 R2R2 y1y1 y2y2 x1x1 x2x2 Структурная схема управляющего устройство на базе программируемой логики УП РА БМУ ОУ УУ МКОУ МК БМУ Адрес Инструкция А П Х Микрокоманда МК МК БМУ МК ОУ Поле адреса Поле усл.перехода z1z2z3z4z5z6z7 Видх 1 х 2

6 УПРАВЛЯЮЩЕЕ УСТРОЙСТВО Конвейерный способ организации управления а) Временная диаграмма работы процессора с микропрограммным управлением t 1 - адрес в регистр РА УП; t 2 - в ОУ поступает микрокоманда; t 3 - формирование адреса микрокоманды б) Структура процессора с конфейерным регистром в) Временная диаграмма работы процессора с конфейерным регистром t 1...t 3 - выдача n-ой МК в ОУ из конфейерного регистра и чтение из УП (n+1)-ой МК; t 1...t 3 – исполнение n-ой МК в ОУ; t 2...t 3 формирование адреса (n+2)-ой МК в БМУ. С Чтение Исполнение Формирование адреса очередной МК t t t t t1t1 t2t2 t3t3 УП ОУ БМУ УП Конвейерный регистр ОУ Инструкция Условия МКОУ МК БМУ Данные С Чтение МК n+1 Исполнение МК n Формирование адреса МК n+1 t t t t t1t1 t t2t2 t3t3 Выход конф. регистра ОУ БМУ Формирование адреса МК n+2 МК n МК n+1 УП Исполнение МК n+1 Чтение МК n+2