Особенности статического временного анализа и разработки файлов SDC для комплексной системы на кристалле с множественными асинхронными тактовыми доменами. - презентация

1 Особенности статического временного анализа и разработки файлов SDC для комплексной системы на кристалле с множественными асинхронными тактовыми доменами И.П. Филимонова, П.Н. Дергачев, П.А. Шевченко ЗАО НТЦ «Модуль» ®

2 Особенности разработки комплексных систем на кристалле СБИС ЦОТС является примером сложной комплексной системы с множеством асинхронных доменов тактовых сигналов, более 100 доменов тактовых сигналов: HLB блоки: DVB процессор, Видео и Аудио процессор; IP блоки: Центральный процессор, SDRAM DDR2, USB PHY, HDMI PHY, CRG (PLL: до 40 доменов). 2МЭС-2014 Блок-схема СБИС ЦОТС CPU DDR AUDIO VIDEO DVB processor Контроль временных параметров осуществляется с помощью статического временного анализатора (STA); Временные ограничения заданы в файле SDC.

3 Маршрут проектирования современной СнК SDC файл используется для процесса логического синтеза, физического синтеза и верификации временных характеристик системы от начала логического синтеза до отправки проекта на производство Отладка SDC файла включает в себя три этапа: Формальная проверка; Проверка полноты формирования ограничений (САПР Cadence: RTL Compiler, Conformal Constraint Design, Encounter Timing system); Проверка правильности спецификации временных параметров: логическое моделирование системы. 3МЭС-2014

4 Метод построения файла временных ограничений SDC SDC файл состоит из следующих частей: спецификации тактовых сигналов системы; спецификации внешних задержек для входов и выходов системы; спецификации исключений для временных путей системы. 4МЭС-2014 create_clock / create_generated_clock + set_clock_uncertainty set_input/output_delay set_false_path / set_multicycle_path (-setup/hold) / set_max/min_delay

5 Задание временных ограничений на асинхронные тактовые домены 5МЭС-2014 Пересечение путей между асинхронными тактовыми доменами clka clkb Использование команды « set_multicycle_path » для контроля длин путей между асинхронными тактовыми доменами

6 Проблемы при статическом временном анализе Tlaunch (or Tcapture) = Tclk_del_buf + SKEW (Tpll_jitter, OCV, oth req) Расчетный параметр Параметр явно не определен 6МЭС-2014 Задержка на дереве асинхронных тактовых сигналов начинает оказывать влияние на время, в которое должен уложится путь при передачи данных с одного регистра на другой. Данные ограничения задаются в спецификации (SDC файле): Tsu / Thold -> 0

7 Метод задания временных ограничений на асинхронные домены тактовых сигналов Цель метода: Задавать временные ограничения на пути между асинхронными тактовыми доменами. Исключить задержку на дереве тактовых сигналов из временного анализа путей между асинхронными доменами. Метод должен быть максимально автоматизирован. 7МЭС-2014 Tsu / Thold - фиксированная величина

8 Алгоритм реализации Задание реальных тактовых сигналов: Задание синхронных и асинхронных доменов тактовых сигналов: Задание дубликатов тактовых сигналов с исключением задержки на дереве при STA: Исключение из временного анализа путей внутри асинхронного домена, тактируемых cdc дублером: Устранение влияния доменов идеальных тактовых сигналов «_cdc» на реальные: Задание временных ограничений на пути между асинхронными доменами дубликатов тактовых сигналов: create_clock –name clkb –period 10.0 [get_ports clka], (1) create_clock –name clkb –period 5.0 [get_ports clkb], (2) set_clock_groups –async –group {clka} –group {clkb}, (3) create_clock –name clka_cdc –period 10.0 [get_ports clka], (4) create_clock –name clkb_cdc –period 5.0 [get_ports clkb], (5) remove_propagated_clock [get_clocks *_cdc], (6) foreach_in_collection cdcclk [get_clocks *_cdc] {set_false_path –from [get_clock $cdcclk] –to [get_clock $cdcclk]}, (7) set_clock_groups –physically exclusive -group [remove_from_collection [get_clocks *] [get_clocks *_cdc]] -group [get_clock *_cdc], (8) set_multicycle_path –from [get_clock clka_cdc] –to [get_clock clkb_cdc] –setup –end 2, (9) set_multicycle_path –from [get_clock clka_cdc] –to [get_clock clkb_cdc] –hold –end 1. (10) 8МЭС-2014

9 Результаты STA: синхронные домены тактовых сигналов ############################################################### #Design: СБИС ЦОТС #Command: report_timing -clock_from DSPCLK_297 -clock_to DSP_CLK148_5 -path_exceptions applied ############################################################### Path 1: MET Setup Check with Pin theHLB_DSP/theaxi_wrp/adr_cnt_reg_11_/CLK Endpoint: theHLB_DSP/theaxi_wrp/adr_cnt_reg_11_/EN (v) checked with leading edge of 'DSP_CLK148_5 Beginpoint: theHLB_DSP/theNM_TOP_0/DMAC_BSU/sw_m/MQ/AR_ADDR_reg_1_/Q (^) triggered by leading edge of 'DSPCLK_297 Other End Arrival Time Setup Phase Shift CPPR Adjustment Cycle Adjustment Uncertainty = Required Time Arrival Time = Slack Time Clock Rise Edge Clock Network Latency (Prop) = Beginpoint Arrival Time ############################################################### #Design: СБИС ЦОТС #Command: report_timing -clock_from DSPCLK_297_CDC -clock_to DSP_CLK148_5_CDC -path_exceptions applied ############################################################### No constrained timing paths with given description found. Clock NameSourcePeriod (ps)Prop DSP_CLK148_5theHLB_DSP/theCRG_DSP/clk_200_reg/Q y DSPCLK_297 theCRG11VIDEO_wrapper/theVIDEOCRG/uCRG11_nopll/uCRG11_main/uCR_ WLPC/uCR_LPOC2/uGCB0/uCELL/GCLK y FromToLate (setup) DSPCLK_297DSP_CLK148_5cycles 2 Учет задержки на дереве тактовых сигналов Задание временных ограничений на пути м/у синхронными доменами тактовых сигналов через mcp 9МЭС-2014

10 Результаты STA: асинхронные домены тактовых сигналов ############################################################### #Design: СБИС ЦОТС #Command: report_timing -clock_from CLK_AXI200_CDC -clock_to DDR2CLKO400_EM0_CDC ############################################################### Path 1: MET Setup Check with Pin theHLB_DDR2_EM0/thepl341_dmc/u_memif/u_bank_config/u_bank_fsm_b4c1/bank_count_one_reg/CLK Endpoint: theHLB_DDR2_EM0/thepl341_dmc/u_memif/u_bank_config/u_bank_fsm_b4c1/bank_count_one_reg/DATA (^) checked with leading edge of 'DDR2CLKO400_EM0_CDC Beginpoint: theHLB_DDR2_EM0/thepl341_dmc/u_apb/u_reg_block/u_reg_fixed/t_wr_int_reg_1_/Q (^) triggered by leading edge of 'CLK_AXI200_CDC Other End Arrival Time Setup Phase Shift CPPR Adjustment Cycle Adjustment Uncertainty = Required Time Arrival Time = Slack Time Clock Rise Edge Clock Network Latency (Ideal) = Beginpoint Arrival Time ############################################################### #Design: СБИС ЦОТС #Command: report_timing -clock_from CLK_AXI200 -clock_to DDR2CLKO400_EM0 ############################################################### No constrained timing paths with given description found. Clock NameSourcePeriod (ps)Prop CLK_AXI200_CDC theCRG_wrapper/theARMCRG/uCRG11_nopll/uCRG11_main/uCR_ WDVS/U3/YB n DDR2CLKO400_EM0_CDCtheHLB_DDR2_EM0/theclk_divider2/theclk_out_reg/Q n FromLate (setup) theHLB_DDR2_EM0/thepl341_dmc/u_apb/u_r eg_block/u_reg_fixed/t_wr_int_reg_1_/CLK cycles 2 Нет учета задержки на дереве тактовых сигналов Задание временных ограничений на пути м/у асинхронными доменами тактовых сигналов через mcp 10

11 Реализация автоматического написания файлов временных ограничений SDC SDC1 файл определяет временные ограничения для всех путей синхронных доменов, проверяются пути между реальными тактовыми сигналами. Является файлом задания временных ограничений, созданным на этапе логического синтеза средствами EDA. SDC2 файл определяет временные ограничения для всех асинхронных доменов, проверяются пути между идеальными «cdc» тактовыми сигналами. Файл автоматически получается на базе SDC1 файла путем переименования реальных тактовых сигналов. SDC3 файл определяет на базе таблицы асинхронности отношения между множеством доменов тактовых сигналов системы, содержит необходимую информацию о дубликатах «cdc» тактовых сигналов. 11МЭС-2014

12 Основные достигнутые результаты Контроль путей асинхронных тактовых доменов; СБИС ЦОТС: Общее число доменов тактовых сигналов – 119; Число асинхронных доменов тактовых сигналов – 44. Максимально автоматизированный процесс написания файлов временных ограничений SDC; Общий объем SDC1 и SDC2 файла – 2,83 Мб; Общий объем SDC3 файла – 92,5 Кб; Время разработки топологии при использовании описанного метода может быть значительно сокращенно; 12МЭС-2014

13 Контактная информация internetwww.module.ru тел факс адрес , Москва, 4-я ул. 8-го Марта д.3, а/я 166 Спасибо за внимание! 13МЭС-2014