Система автоматизации проектирования Quartus II

СБИС Программируемой Логики фирмы Altera Cтруктурированные полу заказные микросхемы ASIC, архитектура микросхем Stratix Микросхемы высокой и средней степени интеграции STRATIX, APEX 20К, FLEX 10К Микросхемы невысокой цены CYCLON, ACEX 1K Микросхемы с реализацией высокоскоростных протоколов обмена данными STRATIX GX MERCURY CPLD микросхемы MAX 7000 MAX 3000 (не развиваются и не поддерживаются) Микросхема MAX II (реализована по классической FPGA схеме) Встоенные процессорные ядра NIOS, EXCALIBUS Конфигурационные ПЗУ (память + встроенный контроллер)

Системы автоматизации проектирования фирмы Altera Quartus II поддерживает все семейства микросхем Stratix, Stratix GX, Cyclone, APEX II, APEX 20K/E/C, Excalibur, & Mercury Devices FLEX 10KE, ACEX 1K, FLEX 6000, MAX 3000A, MAX 7000AE, & MAX 7000B Devices Quartus II Web Edition (30 ДНЕЙ) Бесплатная версия Система с ограниченными возможностями MAX PLUS II FLEX, ACEX, & MAX MODEL SIM – мощная среда моделирования, много возможностей

Дополнительные модули Quartus II SOPC BUILDER – Встраиваемое ядро (NIOS II), поставляется дополнительно DSP BUILDER – блоков цифровой обработки сигналов NIOS II EDS – средства разработки программного обеспечения для NIOS II NIOS II COMPILER – компилятор для NIOS II Имеет средства для связи со сторонними САПР, возможность выполнения различных этапов проектирования в сторонних САПР, например, принципиальные схемы можно разрабатывать в пакете MATH LAB, функциональное моделирование можно выполнять в пакете MODEL SYM. Некоторые средства САПР имеют более широкие функциональные возможности. Но только QUARTUS обладает средствами размещения и трассировки схемы на микросхеме.

ВОЗМОЖНОСТИ ПАКЕТА QUARTUS II –Различные способы ввода поведенческих и структурных описаний проекта –Интегрированные средства помощи для создания сложных проектов MegaWizard® & SOPC –Система синтеза –Система размещения внутренних ресурсов и разводки СБИС –Система моделирования –Система временного анализа и анализа потребляемой энергии (Taming Analyzer – утилита позволяющая оценить временные характеристики проекта, Power Play – утилита, позволяющая оценить потребляемую мощность устройства в заданной МС) –Incremental compilation- инкрементальная (прогрессивная компиляция). Проект делится на блоки, каждый блок обрабатывается компилятором отдельно. При повторных компиляциях обрабатываются только те блоки куда вносили изменения. –Система программирования СБИС –Средства оптимизации быстродействия проекта-LogicLock –Система поддержки интеграции с другими средствами автоматизации проектирования- NativeLink® –Система проектирования блоков цифровой обработки сигналов-DSP Builder –Интегрированные средства разработки ПО для встраиваемых микроЭВМ –Поддержка использования IP-модулей –Встроенные средства отладки СБИС в составе системы SignalTap® II & SignalProbe Поддержка операционных систем Windows, Solaris, HPUX, Linux

Методология проектирования СБИС ПЛ Синтез (Synthesis) - Преобразование описания проекта в схему, реализуемую на заданной элементной базе (в примитивы понятные Quartus) - Оптимизация схемы с учетом ограничений по быстродействию и занимаемой площади СБИС - Проверяются и учитываются все требования, заданные разработчиком Техническое задание Разводка и размещение (Fitting) внутренних ресурсов СБИС с учетом наложенных ограничений на быстродействие и занимаемые логические ресурсы Ввод описания проекта - Поведенческое и/или структурное описание проекта Моделирование (RTL simulation) - Функциональное моделирование (Modelsim, Quartus II) LE M512 M4K I/O

Методология проектирования СБИС ПЛ Временной анализ (Timing Analisis) - проверка соответствия созданной СБИС требованиям к быстродействию Моделирование на вентильном уровне (Simulation) - Временное моделирование - проверка правильности функционирования проекта после этапов синтеза, разводки и размещения Тестирование и отладка СБИС в составе системы (SignalTap II ) t clk

Проект в пакете Quartus II Под термином «проект» понимается набор файлов, связанных с проектируемым модулем, и библиотек. –Файлы могут быть: Логическими – описывающими алгоритм работы модуля. Вспомогательными – содержащими дополнительную информацию о проектируемом модуле –Проект может содержать несколько логических файлов, образующих иерархическое описание модуля (при этом один из логических файлов должен быть файлом верхнего уровня иерархии описаний), либо один логический файл (по умолчанию являющийся файлом верхнего уровня в иерархии описаний). Проект может быть создан с помощью: –Мастера New Project Wizard –Управляющих программ на языке tcl (test control language), –в сторонних средствах автоматизированного проектирования

Мастер New Project Wizard - запуск 1. Для создания проекта запустите мастера «New Project Wizard» - команда File>NewProjectWizard 3. Задайте имя проекта. Имя может быть любым. Однако рекомендуется использовать имя, соответствующее имени файла верхнего уровня в иерархии описаний проекта. 2. Укажите рабочую папку проекта 4. Задайте имя файла верхнего уровня в иерархии описаний проекта. 5. Включить настройки из другого проекта

К проекту можно добавить файлы следующих типов: - Graphic (.BDF,.GDF) - AHDL - VHDL - Verilog - EDIF Файлы нижних уровней в иерархии описания проекта, находящиеся в рабочей папке проекта, можно явным образом не добавлять к проекту. Они будут автоматически добавлены компилятором Используйте эту кнопку для указания дополнительных библиотек Мастер New Project Wizard – добавление файлов к проекту (подключение созданных библиотек или мега функций)

Мастер New Project Wizard - выбор семейства СБИС для реализации проекта 2. Укажите режим выбора типа СБИС: Автоматический выбор компилятором (NO) непосредственное назначение типа СБИС (Yes) 1. Выберите семейство СБИС Фильтры используются для упрощения поиска конкретной СБИС

Мастер New Project Wizard - Подключение дополнительных средств автоматизации проектирования (EDA Tool - Electronic Design Automation Tool ) 1. Выберите подключаемое средство проектирования (EDA tools ) из списка. Для синтеза Для моделирования Для временного анализа Synopsys Synplify средство RTL синтеза FPGA. Пакет предназначен для синтеза проектов с использованием языков VHDL и Verilog. Поддерживает кристаллы фирм Xilinx (в том числе Virtex-II), Altera, Actel ModelSim - система моделирования и среда верификации компании Mentor Graphics. Verilog, SystemVerilog, VHDL, и SystemC. Высокая производительность и широкий набор возможностей для отладки и анализа HDL-описаний для разработчиков ASIC и FPGA.

Мастер New Project Wizard - окно с результатами сделанных установок Проверьте результаты сделанных установок и нажмите кнопку FINISH

Файл проекта Автоматически генерируется мастером New Project Wizard Имя, задаваемое по умолчанию – Хранит конфигурацию проекта Может редактироваться в текстовом редакторе

Файлы с установками проекта *.QPF – (Progect File) Файл проекта; *.QDF - (Default File) Назначения проекта, если пользователь не делает никаких назначений файл создается и используется по умолчанию; *.QSF – (Setting File) Сохраняются все назначения пользователя (назначения можно редактировать прямо в файле и сохранять).

Quartus II Редактор памяти Quartus II Текстовый редактор Quartus II Схемный редактор Top- Level File.bdf.gdf Файл верхнего уровня в иерархии описания проекта -.bdf,.tdf,.vhd,.vhdl,.v,.vlg,.edif or.edf.bsf.vhd Block File Symbol File Text File Text File.v Text File Импортируются из других средств автоматизации проектирования Mentor Graphics, Synopsys, Synplicity, etc... Создаются в пакете Quartus II VHDL Символ Схема.tdf Text File AHDLVerilog.edf.edif Text File.v,.vlg,.vhd,.vhdl, vqm MegaWizard ® Файлы с описанием проекта

*.bdf (Графический файл), *.gdf (Max Plus II) *.vhd (VHDL) *.v, *.vlg (VeryLog) *.tdf (AHDL) *.bsf (Symbol File) *.edf, *.edfif (поддержка форматов сторонних САПР) Эти файлы не могут быть файлами верхнего уровня (Test Banch File – Файл со стимулами для моделирования) *.wmf (Файл для моделирования, временные диаграммы) *.smf (State Machine Editor – Редактор конечных автоматов) *.hex, *.mif (Altera) – (Содержимое памяти, создается в редакторе памяти Memory Editor)

ОТКРЫТЬ ПРОЕКТ File ->Open Project -> *.qpf (Два раза ПМ)

Менеджер пакета Quartus II Меню менеджера пакета Панель инструментов Навигатор проекта Окно состояния процедуры компиляции проекта Окно процессора сообщений Отчет о результатах компиляции Название проекта и его рабочая папка

Текстовый ввод описания проекта TEXT EDITOR Возможности –Нумерация линий –Использование заготовок языковых конструкций –Отображение ключевых слов выбранными цветами –Подсказка о необходимости сохранения файла Используемые языки описания аппаратуры –AHDL ( стандартное расширение -.tdf) –VHDL (стандартное расширение -.vhd) –Verilog (стандартное расширение -.v)

ГРАФИЧЕСКОЕ ПРОЕКТИРОВАНИЕ BLOCK EDITOR Возможности (в редакторе Block Editor) –Тестирование библиотечных функцій. –Создание файлов верхнего уровня создание схемы проекта в редакторе позволяет создать отдельные блоки, задать связи между ними, а также входные и выходные контакты Block Editor->Block Tool Позволяет создать графический файл и преобразовать его в HDL файл. –В графические файлы можно добавлять входящие в САПР примитивы, встроенные библиотечные модули, мегафункции. –Мегафункция – блок описывающий определенную функцию, который конфигурируется под требования пользователей.

Базовые библиотеки пакета –Мегафункции, созданные фирмой Altera модули, позволяющие использовать архитектурные особенности СБИС с ПЛ ALTPLL, ALTLVDS, ALTDDIO... –Библиотека стандартных параметризируемых модулей ( LPMs ) Параметризируемые логические модули (lpm_and, lpm_decode...) Параметризированные арифметические модули (LPM_ADD_SUB, LPM_COUNTER…) –Библиотека примитивов AND, OR, INPUT, DFFE –Библиотека компонентов 74 серии 161mux, 8fadd, 7400 series logic –Дополнительные библиотеки (User Libraries)

Мастер MegaWizard Мастер MegaWizard облегчает процедуру настройки мегафункции и IP-модулей

Схемный ввод описания проекта Схемный редактор интегрирован в пакет QuartusII При создании схемы могут использоваться: –Простейшие логические элементы, триггеры, выводы и другие примитивы –Параметризируемые модули –Мегафункции, созданные фирмой Altera модули –Ранее созданные (в текстовом или графическом редакторах) компоненты

Ввод символов в схему Используя иконку панели инструментов (либо двойным щелчком в поле схемы) откройте окно «Symbol» Компоненты, расположенные в рабочей папке проекта Библиотечные компоненты пакета Графическое изображение (символ) выбранного компонента Имя выбранного компонента

Шины, цепи, каналы связи Инструмент для рисования каналов связи (Conduit) Инструмент для рисования шин (Bus) Инструмент для рисования цепей (wire)

Изменение имени и свойств объекта Выберите объект, щелкните правой клавишей манипулятора, в появившемся окне выберите строку Properties В окошке Pin name(s) задайте имя вывода. В окошке Default value значение по умолчанию.

Создание символа Выполните команду Меню File>Create/Update>Create Symbol for Current File Символ создается в рабочей папке проекта Откройте схемный или текстовый редактор с описанием компонента для которого будет создаваться символ

Редактор памяти MEMORY EDITOR Создание (редактирование) файла инициализации памяти в формате (.hex) или (.mif) Использование для создания СБИС –Если в проекте есть блок памяти ( RAM, ROM, Dual-port RAM), то редактор памяти позволяет задать содержимое памяти, которое будет загружено при включении питания СБИС Использование для моделирования –Редактор памяти позволяет задать содержимое модуля памяти для проведения моделирования

Меню : File > New > закладка Other Files Hex формат Mif формат Редактор памяти – создание нового файла

Укажите число слов (Number of Words) в модуле памяти и их размер (Word Size). Слова (ячейки)

Использование файла инициализации памяти Укажите MIF or HEX файл

Архивация и восстановление проекта «Archive & Restore» При выполнении команды меню: Project >Archive Project создаются : 1. Файл -.qar -сжатый архивный файл с проектом 2. Файл -.qarlog -файл с отчетом о результатах архивирования При выполнении команды Меню: Restore Archived Project восстанавливается архивированный проект

Полная компиляция (Start Compilation) –Полная компиляция, включая сборку СБИС Start Analysis & Elaboration –Проверка синтаксиса и построение базы данных объекта компиляции Start Analysis & Synthesis –Проверка синтаксиса, построение базы данных, синтез, оценка быстродействия объекта компиляции Start Timing Analysis –Только оценка быстродействия объекта компиляции Start Design Assistant –Запуск «помощника в проектировании» Start SignalProbe –Запуск компиляции в режиме SignalProbe Stop – остановка процесса компиляции Режимы компиляции Доступ ко всем режимам компиляции через меню Processing>Start Иконы панели управления

Окно состояния (Status) и окно сообщений (Message) Окно состояния отображает процесс выполнения этапов компиляции Окно сообщений отображает : Информационные сообщения(синий символ)- informational, Предупреждения (желтый символ) - warning Сообщения о ошибках (красный символ) - error messages Запустите полную компиляцию проекта, появятся: Окно состояния компиляции; Окно сообщений.

Отчет о компиляции (Compilation Report) Окно отчета появляется автоматически после окончания компиляции. Оно содержит: сводную информацию (Summary) детальную информацию, разбитую на отдельные разделы.

Copyright © Тренинг партнер фирмы Altera® в России. Санкт-Петербург, СПбГПУ - ЭФО 37 Домашнее задание: 1. Создать новый проект 2. В графическом редакторе собрать произвольную комбинационную схему 3. Выполнить компиляцию проекта