Применение IP-блоков в маршруте физ.проектирования Версия 1.0

IP-блоки (Synopsys) PCI Express SATA USB 2.0 Блок-схема контроллера SATA

IP-phy ( for SATA example ) PAD section PHY section

IP-phy (netlist)

Milkyway Database Preparation (issues to solve) MW Extra IO lib (USBIO) + manual PAD section DRC/LVSgds2, LEF Создание модуля контактных площадок с использованием дополнительной библиотеки периферийных элементов для физ.уровня USB Коррекция LEF для получения FRAM (начальные смещения для блоков, добавление отсутствующих пинов) Коррекция использования топ металлов (М8Т1 -> М8Т2) Коррекция cdl DRC/LVS проверки в составе тестовых модулей.

IP-core

Core Consultant

IP-core (issues to solve) Выбор, генерация и подключение внешних памятей для PCIe, коррекция конфигурации и топ уровня, одобренная Synopsys. Использование библиотеки LVT для PCIe. Подключение своих скриптов для формирования логических сигналов «0» и «1». Умощнение выходных элементов. Коррекция сигналов синхронизации Коррекция вх/вых задержек после анализа топ уровня

Маршрут физ.проектирования в Astro Place (размер и форма блока определяется в Jupiter-е на топ уровне) Post Place CTS (set_clock_latency 1 $clock_name) Route Post Route StreamOut

IP-core (P&R) USB 2.0 SATA PCIe (include IP-phy and memories)

PCIe top level (P&R)

PCIe (P&R) (issues to solve) LVT library + DCAP from stdlib Memory power straps Memory write clock shift Manual SDC tuning for each clock Set_drive 0

Weaknesses Clock gating HVT lib using Top level routing without timing info PCI clock pin placement Clear worst case Ideal clock tree for PCIe (rc_core) Top level CTS