ФОРМ Российский 100 МГц Тестер Formula HFMT для высокопроизводительного контроля микросхем памяти (платформа FormulaHF2) ГИП Formula HFMT Антон Климовских.

Презентация:



Advertisements
Похожие презентации
ФОРМ Formula HFMT Тестер Памяти (платформа FormulaHF2) Антон Климовских.
Advertisements

ФОРМ Тестер высокочастотных СБИС и ЗУ FORMULA HF3 Высочайшая достоверность измерений Тестер высокочастотных СБИС и ЗУ FORMULA HF3 Высочайшая достоверность.
Тема 3. Подсистема памяти. Классификация микросхем памяти Микросхемы памяти ОЗУ (RAM) ПЗУ (RОM) Статические ОЗУ (SRAM) Динамические ОЗУ (DRAM) Регистровые.
Организация микроконтроллеров. Классификация и структура микроконтроллеров 8-разрядные МК для встраиваемых приложений 16-ти и 32-х разрядные МК Цифровые.
Устройство обработки информации Структура процессора. Характеристики. Принцип работы.
Встроенные Системы Часть 6. Функциональные блоки Кафедра Информатики, мат-мех СПбГУ Copyright © 2004 Victor Vengerov
Процессор Состав системного блока Рисунок 1. Содержимое системного блока: 1 - вентилятор; 2 - блок питания; 3 - дисковод; 4 - жесткий диск; 5 - динамик;
Ермаков Игорь Владимирович «ИССЛЕДОВАНИЕ ЯЧЕЙКИ КМОП-СОВМЕСТИМОГО ЭСППЗУ» Научный руководитель: д.т.н., Шелепин Н.А. МЭС-2014 Зеленоград – 2014 НИУ «МИЭТ»,
Микроконтроллеры AVR семейства Mega. Отличительные особенности FLASH-память программ объемом от 8 до 256 Кбайт (число циклов стирания/записи не менее.
Учебный курс Введение в цифровую электронику Лекция 3 Цифровые устройства с внутренней памятью кандидат технических наук, доцент Новиков Юрий Витальевич.
Устройство обработки информации. Процессор – основная микросхема компьютера.
Архитектура компьютера. Функциональные характеристики ПК Лекция 2 часть г.
ФОРМ Тестирование и испытания изделий электронной техники Требования к входному контролю ЭКБ и их реализация в соответствии с НТД Тестирование и испытания.
Разработка программного обеспечения для сигнальных процессоров TMS320C64xx Часть 3. Архитектура ядра процессоров с64хх.
Терминология Микропроцессор (МП) - программно-управляемое устройство, осуществляющее процесс цифровой обработки информации и управления и построенное на.
Учебный курс Принципы построения и функционирования ЭВМ Лекция 12 Архитектура ЭВМ. Прерывания. профессор ГУ-ВШЭ, доктор технических наук Геннадий Михайлович.
Микропроцессор Назначение и основные характеристики памяти Внутренняя память.
Процессор и оперативная память. 18 ноября 2013 г.
Сложение и вычитание в пределах 10 Начать тест. Результат теста Время: 0 мин. 41 сек. исправить.
Процессор – это блок, предназначенный для автоматического считывания команд программы, их расшифровки и выполнения.
Транксрипт:

ФОРМ Российский 100 МГц Тестер Formula HFMT для высокопроизводительного контроля микросхем памяти (платформа FormulaHF2) ГИП Formula HFMT Антон Климовских

FORMULA HF

FORMULA HFMT

Функциональный Контроль (ФК) СБИСЗУ ФК линейный с небольшим количеством циклов и подпрограмм для динамики и поиска состояний ФК состоит только из циклов и переходов с алгоритмической генерацией данных на задание и на контроль Ядро Тестера СБИС – ГТПЯдро Тестера Памяти - АГТ

Как измеряют микросхемы ЗУ? Отечественные микросхемы ЗУ Западные микросхемы ЗУ Измеряют в соответствии с ТУ посредством детерминированных алгоритмов контроля (баттерфляй, галоп, и т.д.) Используют псевдослучайный тест Полное покрытие характерных браков ЗУ Единичный запуск псевдослучайного теста пропускает браки!!!

Как измеряют микросхемы ЗУ? Некоторые характерные ошибки: SAF – Stuck-At Fault; TF – Transition Fault; AF – Address-Decoder Fault; CF – Coupling Fault; DRF – Data Retention Fault; Только детерминированные алгоритмы контроля выявляют характерные ошибки ЗУ Некоторые детерминированные алгоритмы: Шахматный код; Усеченный галоп; Баттерфляй;

Шахматный код Сложность алгоритма: 4N Покрытие браков: SAF, DRF, и половину из TF

Баттерфляй Сложность алгоритма: 5NlogN Покрытие браков: все SAF и некоторые AF

Усеченный Галоп Сложность алгоритма: 4N 1.5 Покрытие браков: все AF, TF, SAF и некоторые CF

Время выполнения Теста (Частота 100 МГц!) Сложность алгоритма Емкость ЗУNNlogNN 1.5 N2N2 1M0.01 сек0.2 сек11 сек4 часа 16M0.16 сек3.9 сек11 мин33 дня 64M0.66 сек17 сек1.5 часа1.43 года 256M2.62 сек1.23 мин12 часов23 года 1G10.5 сек5.3 мин4 дня366 лет 4G42 сек22.4 мин32 дня57 столетий 16G2.8 мин1.6 часа255 дней915 столетий Шахматный Код БаттерфляйУсеченный Галоп Галоп МАРШ (N)

МАРШ March C- (van de Goor,1991): Сложность алгоритма: 10*n Покрытие браков: AF, SAF, TF и CF. { (w0); (r0,w1); (r1,w0); (r0,w1); (r1,w0); (r0)} Расширенный March C- : Сложность алгоритма: 10*n Покрытие браков: AF, SAF, TF, CF и некоторые SOF. { (w0); (r0,w1,r1); (r1,w0); (r0,w1); (r1,w0); (r0)}

Цена измерений!

Платформа: FormulaHF2 Типы памяти: SRAM – статическая СОЗУ; EEPROM, Flash – электрически стираемая перепрограммируемая постоянная; Dual-Port SRAM – статическая двух-портовая; SDRAM – динамическая ДОЗУ; ROM – постоянная ПЗУ; PROM – программируемая постоянная ППЗУ; EPROM – перепрограммируемая постоянная РПЗУ; Другой тип микросхем памяти. Область назначения: FormulaHFMT

Платформа: FormulaHF2 Тестер FormulaHFMT применяется: При разработке новых микросхем памяти: инженерные исследования; испытания; разработка новых методик; При проведении испытаний на производстве: периодические; типовые; приемо-сдаточные; квалификационные; входные; диагностические; предварительные; дополнительные; межоперационные; При ремонте (анализе браков) в промышленности гражданского и военного назначения; Область применения: FormulaHFMT

Основные характеристики АГТ Алгоритмический Генератор Тестов (АГТ) обеспечивает: Конфигурирование до 24-х алгоритмических шин (групповой контроль идентичных микросхем памяти - существенное повышение производительности); 8 регистров общего назначения на каждую шину; Прерывание по времени прохождения векторов; Условные и задержанные условные переходы; Разрядность операнда команд выборки 32 бита; Платформа: FormulaHF2

Пользовательское ПО

Инструменты для отладки ИП

Измерительная программа на 1645РУ4

Возможности обучения разработки ИП

Делайте свой выбор!