Структура процессора Itanium Блоки ПЗ Кэш L2 Прогнозирование ветвления Декодирование и управление IA-32 Кэш L3 ( внутри- платный ) БПА команд, буфер TLB. - презентация

1 Структура процессора Itanium Блоки ПЗ Кэш L2 Прогнозирование ветвления Декодирование и управление IA-32 Кэш L3 ( внутри- платный ) БПА команд, буфер TLB BBBMMIIFF Стек регистров / вращение регистров Прогнозирование, обработка исключений 128 целочисленных регистров 128 регистров ПТ Блоки ветвле- ния Блоки ветвления Целочисл. и ММ функц. блоки Кэш данных L1 и БПА данных ( включая TLB) ALAT Функц. блоки ПТ Контроллер системной шины Регистры прогнозирования и ветвления Буфер разделения 8 связок КЭШ команд L1 и механизм выборки/выборки с упреждением Ширина шины 64 бита; 266МГц ядро Блоки умножения с накопл.

2 Частота733 МГц, 800МГц; На базе архитектуры EPIC; Масштабируемость до 512 процессоров; ПамятьPC100; КЭШ1-го уровня: 32КБ; 2-го уровня: 96КБ; 3-го уровня: 2МБ, 4МБ; Частота интерфейса ввода/выводаPCI-66 МГц; Частота системной шины266МГц. Характеристики процессора Itanium

3 Регистры процессора Itanium битных регистров общего назначения GR0-GR127; битных вещественных регистров FR0-FR127; 64 1-битных предикатных регистра PR0-PR63; 8 64-битных регистров ветвлений BR0-BR7; специальные прикладные регистры AR0-AR127, среди которых регистры поддержки циклов и вызовов функций; TLB, управляющие CR0-CR81 и ряд других. Для обеспечения высокой производительности архитектура Itanium обладает следующими ресурсами:

4 Прикладные регистры 1 pr 0 pr 1 pr 2 pr 15 pr 16 pr 63 Предикаты IP 63 0 Указатель команд br 0 br 1 br Регистры ветвлений br 7 CFM 37 0 Маркер текущего фрейма 5 0 Маска пользователя 63 0 cpuid 0 cpuid 1 cpuid n Идентификаторы процессора 63 0 pmd 0 pmd 1 pmd m Регистры данных монитора производительности RSC BSP BSPSTORE EFLAG CSD SSD CFLG FSR FIR PFS LC ar 0 ar 7 ar 16 ar 17 ar 18 ar 19 ar 21 ar 24 ar 25 ar 26 ar 27 ar 28 ar 29 ar 30 ar 32 ar 36 ar 40 ar 44 ar 64 ar 65 ar 66 ar 127 EC ITC UNAT RNAT KR7 KR0 FCR FDR CCV FPSR Регистры общего назначения gr 0 gr 1-3 gr gr 7 gr 8 gr 31 gr 32 gr 127 nats 0 fr 0 fr 1 fr 2-5 fr 6-7 fr 8 fr 31 fr 32 fr 127 Регистры плавающей точки gr 16 Рег. банк Набор прикладных регистров процессора Itanium Не используются при выполнении программ IA–32 Используются при выполнении программ IA–32 IP EFLAG CSD SSD CFLG FSR FIR PFS LC EC KR0 FCR FDR CCV

5 Набор системных регистров процессора Itanium pkr 0 pkr 1 pkr n rr 0 rr 1 rr Регистры региона itr 0 itr 1 itr n it c dtr 0 dtr 1 dtr n dt c Буфер TLB cr 64 cr 81 DCR ITM IVA ISR IIP IFA ITIR IIPA IFS IPSR IIM PTA Управляющие регистры внешних прерываний IHA cr 0 cr 1 cr 2 cr 8 cr 16 cr 17 cr 19 cr 20 cr 21 cr 22 cr 23 cr 24 cr 25 Регистры управления ibr 0 ibr 1 ibr n PSR 63 0 pmc 0 pmc 1 pmc n dbr 0 dbr 1 dbr n Регистр состояния процессора Регистры конфигурации монитора производительности Регистры ключей защиты Регистры отладки прерываний

6 IP G FE T EX P RO T RE N WL D REGEX E DE T WR B Ядро выполнения 4 однотактовых АЛУ, 2 опер. считывания/записи Загрузка с опережением Прогнозирование и ветвление NaT /исключения/ Запись результата ДоставкакомандРаспределе-ние 6 командпо 9 портамПерераспр.регистровСохранениесодержимогорегистров Входной каскадВыборка / выборка с упреждением 6команд / такт Предсказаниеветвления Доставкаоперандов Чтение и обход регистрового файла Прогнозирова ние зависимостей Конвейер процессора Itanium. Количество ступеней конвейера Параллельно выполняется до 6 команд в течение одного такта. формирование адреса следующей команды (IP generation), фиксация команд (FET – fetch), загрузка команд (ROT – instruction rotation), разворачивание команд (EXP – expand), переименование регистров (REN register rename), декодирования (WLD – word line decode), чтения содержимого регистров (REG – register read), непосредственно исполнение (EXE), определения исключений (DET – exception detection), запись изменений (WRB – write back), если всё нормально.

7 Структура процессора Itanium 2 Блоки ПЗ Кэш L3 внутри- кристаль ный Прогнозирование ветвления Декодирование и управление IA-32 БПА команд, буфер TLB BBBM M IIFF Стек регистров / вращение регистров Прогнозирование, обработка исключений 128 целочисленных регистров 128 регистров ПТ Блоки ветвле-ния Блоки ветвления Кэш данных L1 и БПА данных (включая TLB) ALAT Функц блоки ПТ Контроллер системной шины Регистры прогнозирования и ветвления Буфер разделения 8 связок КЭШ команд L1 и механизм выборки/выборки с упреждением M M Кэш L2 Целочисл. и ММ функц. блоки Ширина шины 128 бит; 400МГц. Блоки умножения с накопл.

8 Тактовые частоты1,3 ГГц, 1,4 ГГц, 1,5 ГГц; На базе архитектуры EPIC; Усовершенствованная архитектура машинной проверки (MCA) с расширенными возможностями кода коррекции ошибок (ECC); КЭШ1-го уровня: 32КБ (команд и данных); 2-го уровня: 256КБ; 3-го уровня: 6МБ, 4МБ и 3МБ (встроенная); Частота интерфейса ввода/выводаPCI-66 МГц; Частота системной шины400МГц, 128-разрядная; пропускная способность: 6,4 ГБ/с; Характеристики процессора Itanium 2

9 Конвейер процессора Itanium 2 Количество ступеней конвейера - 8. Параллельно обрабатывается до 6 команд в течение одного такта. Этапы конвейера формирование адреса следующей команды (IP generation), загрузка команд (ROT – instruction rotation), разворачивание команд (EXP – expand), переименование регистров (REN register rename), чтения содержимого регистров (REG – register read), непосредственно исполнение (EXE), определения исключений (DET – exception detection), запись изменений (WRB – writeback), если всё нормально. По сравнению с Itanium отсутствуют этапы FET и WLD. IPGEX P ROTREGDE T WR B Ядро выполнения 4 однотактовых АЛУ, 2 опер. считывания/записи Загрузка с опережением Прогнозирование и ветвление NaT /Исключения/ Сброс ДоставкакомандРаспределе-ние 6 командпо 11 портамПерераспр.регистровСохранениесодержимогорегистров Входной каскадВыборка / выборка с упреждением 6команд / такт ПредсказателиветвленияРазделяющий буфер Доставкаоперандов Чтение и обход регистрового файла Регистр Scoreboard Прогнозируе- мые зависимости По сравнению с Itanium отсутствует этап FET RE N EX E По сравнению с Itanium отсутствует этап WLD

10 Формат «связки» (bundle) Intel Itanium Область инструкции 2 (instruction slot 2) Область инструкции 2 (instruction slot 2) Область инструкции 1 (instruction slot 1) Область инструкции 1 (instruction slot 1) Область инструкции 0 (instruction slot 0) Область инструкции 0 (instruction slot 0) Шаблон Шаблон (Template). Задает тип области инструкции и тип самой инструкции. 0 1.Имеется 5 типов областей инструкций (instruction slot): M, I, F, B, и L; 2.Имеется 6 типов инструкций: M, I, A, F, B, L; 3.Имеется 12 основных типов шаблонов: MII, MI_I, MLX, MMI, M_MI, MFI, MMF, MIB, MBB, BBB, MMB, MFB. 1.Имеется 5 типов областей инструкций (instruction slot): M, I, F, B, и L; 2.Имеется 6 типов инструкций: M, I, A, F, B, L; 3.Имеется 12 основных типов шаблонов: MII, MI_I, MLX, MMI, M_MI, MFI, MMF, MIB, MBB, BBB, MMB, MFB. Код операции Поле предикатов Поле # РОН

11 Соответствие кода шаблона и типа области (слота) инструкции Ограничители. Указывает на наличие ресурсной зависимости между предыдущими и последующими инструкциями