Распределение адресного пространства Процессорный модуль ОЗУПЗУ ВУ АВ 15:0 Селектор адреса CS. - презентация

1 Распределение адресного пространства Процессорный модуль ОЗУПЗУ ВУ АВ 15:0 Селектор адреса CS

2 Процессорный модуль ОЗУПЗУ ВУ АВ 15:0 CS 10 А 10 А 11 А 12

3 Процессорный модуль Банк 0 Банк 1 Банк L-1 A, D, Y CS Банк L CS Регистр банка Дешифратор A[15:0]

4

5

6

7

8 ОЗУ динамического типа (DRAM)

9 Все временные сигналы динамической памяти определены относительно сигнала CLK

10 Режим чтения/записи

11 Режим чтения/записи в страничном режиме

12 Динамическое ОЗУ Мультиплексор Счетчик адреса регенерации & Адрес ОЗУ +1 Адрес с системной шины Трг. Ргн. S R Таймер 2 мС На вход HOLD МП CLK

13 БИС динамического ОЗУ Регистр и дешифратор номера столбца Накопитель Регистр и дешифрато р номера строки Буфер входных данных Буфер выходных данных А 7:0 CAS RAS WE CAS RAS WE DI DO

14 Временная диаграмма работы БИС динамического ОЗУ RAS CAS A DO WE DI A[7:0]A[15:8]

15 Контроллер динамического ОЗУ MUX 2 MUX 1 Счетчи к адреса регенер ации Буф. 1 Буф. 2 AB(15:8 ) AB(7:0)OUT(6: 0) RAS0 RAS1 RAS2/OU T7 RAS3/B 0 CAS WE XACK SACK RD WR PCS REFR X0 X1/CL K 16/64 Буф. 3 Арбитр Триггер регенерации Таймер Синхрогенератор L

16 Однократно программируемое ПЗУ (OTP,PROM)

17 Увеличение разрядности ячейки памяти

18 Увеличение количества ячеек памяти